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Efficient Simulation of Gate Leakage Currents in Ultra-scaled Transistors from First Principles

Este artigo apresenta um método de fronteira de transmissão quântica (QTBM) estendido que computa eficientemente correntes de fuga de porta ab initio em transistores de efeito de campo de WS $_2$ -hBN ultraescalonados ao superar desafios em condições de contorno abertas e sistemas lineares esparsos não estruturados, superando, assim, as técnicas de estado da arte para dispositivos com comprimentos de porta superiores a 25 nm.

Autores originais: Mauro Dossena, Nicolas Vetsch, Alexander Maeder, Anders Winka, Vincent Maillou, Denghui Lu, Alexandros Nikolaos Ziogas, Jiang Cao, Mathieu Luisier

Publicado 2026-11-02

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CC BY 4.0

Autores originais: Mauro Dossena, Nicolas Vetsch, Alexander Maeder, Anders Winka, Vincent Maillou, Denghui Lu, Alexandros Nikolaos Ziogas, Jiang Cao, Mathieu Luisier

Artigo original sob licença CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). ✨ Esta é uma explicação gerada por IA do artigo abaixo. Não foi escrita nem endossada pelos autores. Para precisão técnica, consulte o artigo original. Ler aviso legal completo

Na busca implacável para tornar os dispositivos eletrônicos menores e mais rápidos, os engenheiros enfrentam um obstáculo físico fundamental: o portão (gate). Em um transistor moderno, o portão atua como uma chave, controlando o fluxo de eletricidade através de um canal. Para tornar a chave mais sensível e responsiva, a camada isolante abaixo deste portão deve ser tornada incrivelmente fina. No entanto, quando esta camada se torna fina demais, os elétrons começam a tunelar. Em vez de obedecer às regras da chave e permanecer em seu caminho designado, eles tunelam mecanicamente através do isolante e vazam para o portão. Este vazamento desperdiça energia e gera calor, potencialmente tornando as futuras gerações de computadores ultrapequenos ineficientes ou até inúteis. Para projetar dispositivos melhores, os cientistas devem ser capazes de prever exatamente quanto de corrente irá vazar, mas calcular isso para os materiais minúsculos e complexos usados em chips de próxima geração tem sido, há muito tempo, um pesadelo computacional.

Uma equipe de pesquisadores da ETH Zurich desenvolveu agora uma nova maneira de resolver este problema, permitindo que simulem o vazamento do portão em transistores que são muito maiores e mais realistas do que o anteriormente possível. O trabalho deles foca em um tipo específico de transistor futuro construído a partir de um sanduíche de materiais: um canal feito de dissulfeto de tungstênio, uma camada isolante de nitreto de boro hexagonal e um portão metálico feito de platina. Nesses dispositivos, o portão fica diretamente sobre o canal, criando uma vasta área onde os elétrons podem escapar. O desafio para os cientistas da computação é que as equações matemáticas necessárias para rastrear esses elétrons que escapam tornam-se tão complexas e numerosas que os supercomputadores padrão ficam sem tempo e memória antes de conseguirem terminar o cálculo, especialmente quando o portão é mais longo que alguns nanômetros.

Os pesquisadores enfrentaram este gargalo mudando a forma como abordavam a matemática do problema, dividindo-a em duas partes gerenciáveis. Primeiro, eles perceberam que tratar todo o portão como um único bloco massivo e sólido era desnecessário e ineficiente. Em vez disso, eles dividiram o portão em unidades menores e repetitivas. Ao calcular o comportamento de apenas uma pequena unidade e depois costurar matematicamente esses resultados, eles puderam modelar o portão inteiro sem ter que resolver as equações impossíveis para o todo de uma só vez. Esta abordagem é semelhante à forma como alguém poderia estimar o peso total de uma corrente longa pesando um único elo e multiplicando, em vez de levantar a corrente inteira.

Segundo, eles abordaram a questão dos dados desestruturados e desordenados que surgem quando os elétrons interagem com o portão. Os métodos padrão para resolver essas equações criam um efeito de "preenchimento" (fill-in), onde a memória do computador fica congestionada com dados desnecessários, retardando tudo. A equipe introduziu uma técnica que simplifica a descrição da influência do portão, removendo a informação redundante enquanto mantém a física essencial intacta. Isso permitiu que usassem um algoritmo mais eficiente para resolver as equações restantes, transformando um problema que exigiria horas ou dias de tempo de computação em um que poderia ser resolvido em minutos.

Os resultados deste novo método são impressionantes. Os pesquisadores testaram sua abordagem em um transistor com um comprimento de portão de 6,4 nanômetros, comparando seus cálculos simplificados contra uma simulação completa e rigorosa. Os resultados coincidiram quase perfeitamente, provando que seus atalhos não sacrificaram a precisão. Encorajados por essa validação, eles levaram a simulação a um comprimento de portão de 25,6 nanômetros, um tamanho que é representativo de dispositivos do mundo real, mas que anteriormente era grande demais para ser simulado com este nível de detalhe. Eles calcularam com sucesso como os elétrons tunelam da fonte e do dreno para o portão, identificando níveis de energia específicos onde o vazamento é mais provável de ocorrer.

Este trabalho demonstra que agora é possível modelar o vazamento do portão em transistores ultraescalonados com alta precisão, mesmo quando o portão se estende por uma parte significativa do canal. Ao combinar estas duas inovações matemáticas, a equipe removeu a barreira computacional que anteriormente limitava tais estudos a estruturas minúsculas e artificiais. Esta capacidade abre as portas para que engenheiros testem diferentes combinações de materiais e designs de portão em um computador antes de construí-los em um laboratório, garantindo que os futuros transistores possam ser feitos menores e mais eficientes sem sucumbir ao problema da corrente de vazamento.

Resumo Técnico: Simulação Eficiente de Correntes de Fuga de Porta em Transistores Ultraescalonados a partir de Primeiros Princípios

Definição do Problema
À medida que as dimensões dos transistores e a espessura equivalente de óxido (EOT) continuam a miniaturizar, as correntes de fuga de porta estão a emergir como um fator limitante crítico para as tecnologias futuras. Este problema é particularmente agudo para chaves lógicas que utilizam dicalcogenetos de metais de transição (TMDCs) bidimensionais, como o WS2, que carecem de óxidos intrínsecos. Embora solvers de transporte quântico (QT) ab initio tenham sido empregados para estudar interfaces semicondutor-dielétrico, eles não foram aplicados anteriormente de forma eficaz à fuga de porta. As ferramentas de QT convencionais tipicamente modelam a injeção de portadores apenas na fonte e no dreno. A introdução de uma terceira via de injeção na porta — uma região espacial ampla que se estende por todo o canal — cria dois gargalos computacionais significativos:

Condições de Contorno Abertas (OBCs): O cálculo da autoenergia e das matrizes de injeção para o contacto da porta envolve a resolução de problemas de autovalores não lineares (NEVPs). O custo computacional destes NEVPs escala cubicamente ( $O(N^3)$ ) com o número de orbitais, tornando os cálculos para eletrodos de porta longos proibitivamente caros.
Solução do Sistema Linear: A presença do contacto da porta altera o padrão de esparsidade da matriz do sistema ( $ES - H - \Sigma_B$ ), tornando-o não estruturado. Este padrão não estruturado causa um "preenchimento" (fill-in) excessivo durante a fatoração LU direta e impede a aplicação eficiente de técnicas padrão de eliminação gaussiana em bloco, como o algoritmo da função de Green recursiva (RGF).

Metodologia
Para abordar estes desafios, os autores estendem o Método de Fronteira Transmissora Quântica (QTBM) utilizando duas aproximações primárias:

Expansão de Bloch de Condições de Contorno Abertas:
Para mitigar a escala cúbica do NEVP, o contacto da porta total (Célula Total, FC) é decomposto em células unitárias (UC) menores e repetíveis. Ao assumir a periodicidade nas direções transversais, os autores aplicam uma expansão de Bloch. Eles calculam a autoenergia de fronteira ( $\sigma^B_G$ ) e a matriz de injeção ( $inj_G$ ) para uma única célula unitária através de uma grelha de vetores de onda auxiliares ( $k_a, k_b$ ). Estes são então reconstruídos para formar as matrizes de contacto total ( $\Sigma^B_G$ e $Inj_G$ ) utilizando produtos de Kronecker. Embora exato para células periódicas infinitas, isto serve como uma aproximação validada para comprimentos de porta finitos.
Decomposição de Baixo Posto da Matriz do Sistema:
Para lidar com a esparsidade não estruturada, a matriz de autoenergia da porta $\Sigma^B_G$ é aproximada usando uma decomposição de baixo posto ( $\Sigma^B_G \approx R_G \Lambda^{-1}_G \bar{\phi}_G$ ), onde o posto $n_G$ é significativamente menor que a dimensão da matriz $N_G$ . Ao combinar esta decomposição com a identidade de Woodbury, os autores reformulam a equação do QTBM. Esta modificação desloca os termos de autoenergia da matriz do sistema para o vetor de injeção do lado direito. A matriz do sistema resultante recupera um padrão de esparsidade estruturado, torna-se Hermitiana e é passível de uma eliminação gaussiana em bloco eficiente (especificamente, um algoritmo de Thomas em bloco).

Principais Contribuições

Extensão do QTBM: O artigo apresenta uma extensão novel do framework QTBM capaz de lidar com dispositivos multi-terminais com contactos de porta de grande dimensão ao nível ab initio.
Eficiência Algorítmica: A combinação da expansão de Bloch e da aproximação de baixo posto reduz a complexidade computacional dos cálculos de OBC e permite a solução de sistemas lineares grandes e não estruturados que eram anteriormente intratáveis.
Aplicação de Primeiros Princípios: O método é aplicado a uma estrutura de transistor FET de WS2 com um dielétrico de hBN de 1,8 nm e uma porta de Pt, utilizando matrizes de Teoria do Funcional da Densidade (DFT) geradas pelo CP2K e processadas pelo solver de código aberto quatrex.

Resultos
O método proposto foi validado e testado num comparativo numa estrutura de transistor WS2-hBN-Pt:

Validação: Comparações entre a linha de base de posto total, a aproximação de baixo posto e a abordagem combinada de expansão de Bloch/baixo posto para um comprimento de porta ( $L_g$ ) de 6,4 nm mostraram um excelente acordo nas funções de transmissão fonte-porta e dreno-porta, confirmando a validade das aproximações.
Escalabilidade: O método simulou com sucesso dispositivos com comprimentos de porta até $L_g = 25,6$ nm. Em contraste, tratar a porta como um único bloco total limitou as simulações a $L_g \leq 12,8$ nm devido a restrições de memória e tempo.
Ganhos de Desempenho:
- Cálculo de OBC: O método de expansão de Bloch proporcionou acelerações de até 5,0 $\times$ e poupanças de memória de até 5,0 $\times$ para $L_g = 12,8$ nm comparativamente com a abordagem de célula total.
- Solução do Sistema: A aproximação de baixo posto, resolvida via um algoritmo de Thomas em bloco personalizado, rendeu acelerações de tempo de execução de até 7,8 $\times$ e poupanças de memória de 2,8 $\times$ em $L_g = 22,4$ nm comparativamente com o solver de posto total (cuDSS).
Insights Físicos: As simulações revelaram picos distintos nas funções de transmissão fonte-porta e dreno-porta em torno de 7,55 eV, correspondendo a estados da banda de condução no canal de WS2. A transmissão dreno-porta foi observada como sendo maior do que a transmissão fonte-porta, consistente com a queda de potencial mais acentuada no lado do dreno.

Significado
Os autores afirmam que este trabalho possibilita o cálculo ab initio das funções de transmissão de fuga de porta para dispositivos nanoeletrónicos realistas com canais 2D e comprimentos de porta superiores a 25 nm. Ao superar as barreiras computacionais associadas a grandes contactos de porta, esta abordagem abre caminho para investigar a influência de várias camadas dielétricas nas propriedades de fuga de FETs ultraescalonados, uma capacidade anteriormente indisponível em solvers de QT padrão.

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