🔬 materiaalkunde

Efficient Simulation of Gate Leakage Currents in Ultra-scaled Transistors from First Principles

Dit artikel presenteert een uitgebreide quantum transmitting boundary method (QTBM die efficiënt ab initio gate-lekkagecurrenten berekent in ultra-geschaalde WS $_2$ -hBN veldeffecttransistors door uitdagingen in open randvoorwaarden en ongestructureerde ijle lineaire systemen te overwinnen, waardoor het de huidige state-of-the-art technieken voor apparaten met gate-lengtes groter dan 25 nm overtreft.

Oorspronkelijke auteurs: Mauro Dossena, Nicolas Vetsch, Alexander Maeder, Anders Winka, Vincent Maillou, Denghui Lu, Alexandros Nikolaos Ziogas, Jiang Cao, Mathieu Luisier

Gepubliceerd 2026-11-02

📖 4 min leestijd☕ Koffiepauze-leesvoer

CC BY 4.0

Oorspronkelijke auteurs: Mauro Dossena, Nicolas Vetsch, Alexander Maeder, Anders Winka, Vincent Maillou, Denghui Lu, Alexandros Nikolaos Ziogas, Jiang Cao, Mathieu Luisier

Oorspronkelijk artikel gelicentieerd onder CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). ✨ Dit is een AI-gegenereerde uitleg van het onderstaande artikel. Het is niet geschreven of goedgekeurd door de auteurs. Raadpleeg het oorspronkelijke artikel voor technische nauwkeurigheid. Lees de volledige disclaimer

In de onvermoeibare drang om elektronische apparaten kleiner en sneller te maken, worden ingenieurs geconfronteerd met een fundamentele fysieke hindernis: de gate. In een moderne transistor fungeert de gate als een schakelaar die de stroom van elektriciteit door een kanaal regelt. Om de schakelaar gevoeliger en reactiever te maken, moet de isolerende laag onder deze gate ongelooflijk dun worden gemaakt. Echter, wanneer deze laag te dun wordt, beginnen elektronen te tunnelen. In plaats van de regels van de schakelaar te volgen en binnen hun aangewezen pad te blijven, tunnelen ze kwantummechanisch door de isolator heen en lekken ze naar de gate. Dit lekken verspilt energie en genereert warmte, wat toekomstige generaties van ultra-kleine computers inefficiënt of zelfs nutteloos kan maken. Om betere apparaten te ontwerpen, moeten wetenschappers precies kunnen voorspellen hoeveel stroom er zal lekken, maar het berekenen hiervan voor de minuscule, complexe materialen die worden gebruikt in de volgende generatie chips is lang een computationele nachtmerrie geweest.

Een team onderzoekers aan de ETH Zürich heeft nu een nieuwe manier ontwikkeld om dit probleem op te lossen, waardoor zij in staat zijn om gate-lekkage in transistors te simuleren die veel groter en realistischer zijn dan voorheen mogelijk was. Hun werk richt zich op een specif kind van toekomstige transistor, gebouwd uit een sandwich van materialen: een kanaal gemaakt van wolfraamdisulfide, een isolerende laag van hexagonaal boornitride en een metalen gate gemaakt van platina. In deze apparaten zit de gate direct bovenop het kanaal, wat een enorm gebied creëert waar elektronen kunnen ontsnappen. De uitdaging voor informaticus is dat de wiskundige vergelijkingen die nodig zijn om deze ontsnappende elektronen te volgen zo complex en talrijk worden, dat standaard supercomputers tijd en geheugen tekortkomen voordat ze de berekening kunnen voltooien, vooral wanneer de gate langer is dan enkele nanometers.

De onderzoekers pakten deze flessenhals aan door de manier waarop zij de wiskunde van het probleem benaderden te veranderen, door het op te splitsen in twee beheersbare delen. Ten eerste realiseerden zij zich dat het onnodig en inefficiënt was om de gehele gate als één massief, solide blok te behandelen. In plaats daarvan verdeelden zij de gate in kleinere, herhalende eenheden. Door het gedrag van slechts één kleine eenheid te berekenen en deze resultaten vervolgens wiskundig aan elkaar te naaien, konden zij de gehele gate modelleren zonder de onmogelijke vergelijkingen voor het geheel tegelijkertijd te hoeven oplossen. Deze aanpak is vergelijkbaar met hoe men het totale gewicht van een lange ketting zou kunnen schatten door één enkel schakeltje te wegen en dit te vermenigvuldigen, in plaats van de hele ketting op te tillen.

Ten tweede pakten zij het probleem aan van de rommelige, ongestructureerde data die ontstaat wanneer elektronen met de gate interageren. Standaardmethoden voor het oplossen van deze vergelijkingen creëren een "fill-in"-effect, waarbij het geheugen van de computer verstopt raakt met onnodige data, wat alles vertraagt. Het team introduceerde een techniek die de beschrijving van de invloed van de gate vereenvoudigt, waarbij overbodige informatie wordt weggestreept terwijl de essentiële fysica intact blijft. Dit stelde hen in staat om een efficiënter algoritme te gebruiken om de resterende vergelijkingen op te lossen, waardoor een probleem dat uren of dagen aan rekentijd zou hebben vereist, kon worden opgelost in minuten.

De resultaten van deze nieuwe methode zijn opvallend. De onderzoekers testten hun aanpak op een transistor met een gate-lengte van 6,4 nanometer, waarbij zij hun vereenvoudigde berekeningen vergeleken met een volledige, rigoureuze simulatie. De resultaten kwamen bijna exact overeen, wat bewees dat hun afkortingen geen concessies deden aan de nauwkeurigheid. Gemotiveerd door deze validatie, duwden zij de simulatie naar een gate-lengte van 25,6 nanometer, een grootte die representatief is voor real-world apparaten maar voorheen te groot was om met dit niveau van detail te simuleren. Zij slaagden erin om te berekenen hoe elektronen vanuit de source en drain naar de gate tunnelen, waarbij zij specifieke energieniveaus identificeerden waar lekkage het meest waarschijnlijk is.

Dit werk demonstreert dat het nu mogelijk is om gate-lekkage in extreem geschaalde transistors met hoge precisie te modelleren, zelfs wanneer de gate zich over een aanzienlijk deel van het kanaal uitstrekt. Door deze twee wiskundige innovaties te combineren, heeft het team de computationele barrière weggenomen die dergelijke studies voorheen beperkte tot minuscule, kunstmatige structuren. Deze capaciteit opent de deur voor ingenieurs om verschillende combinaties van materialen en gate-ontwerpen op een computer te testen voordat ze deze in een laboratorium bouwen, om er zeker van te zijn dat toekomstige transistors kleiner en efficiënter kunnen worden gemaakt zonder ten onder te gaan aan het probleem van een lekkende stroom.

Technische Samenvatting: Efficiënte Simulatie van Gate-lekstromen in Ultra-geschaalde Transistoren vanuit Eerste Principes

Probleemstelling
Naarmate de afmetingen van transistoren en de equivalente oxide-dikte (EOT) blijven miniaturiseren, worden gate-lekstromen een kritieke beperkende factor voor toekomstige technologieën. Dit probleem is bijzonder acuut voor logische schakelaars die gebruikmaken van twee-dimensionale overgangsmetalen dichalcogeniden (TMDC's), zoals WS2, die geen intrinsieke oxiden bezitten. Hoewel ab initio kwantumtransport (QT) solvers zijn ingezet om halfgeleider-dielektricum-interfaces te bestuderen, zijn zij nog niet effectief toegepast op gate-lekstromen. Conventionele QT-tools modelleren de ladingsinjectie doorgaans alleen bij de bron (source) en de drain. Het introduceren van een derde injectiepad bij de gate—een groot ruimtelijk gebied dat zich uitstrekt over het gehele kanaal—creëert twee significante computationele knelpunten:

Open Randvoorwaarden (OBC's): Het berekenen van de zelfenergie en injectiematrices voor het gate-contact vereist het oplossen van niet-lineaire eigenwaardeproblemen (NEVP's). De computationele kosten van deze NEVP's schalen kubisch ( $O(N^3)$ ) met het aantal orbitalen, waardoor berekeningen voor lange gate-elektroden prohibitief duur zijn.
Lineair Systeemoplossing: De aanwezigheid van het gate-contact verandert het spaarsheidspatroon van de systeemmatrix ( $ES - H - \Sigma_B$ ), waardoor deze ongestructureerd wordt. Dit ongestructureerde patroon veroorzaakt excessieve "fill-in" tijdens directe LU-factorisatie en verhindert de efficiënte toepassing van standaard block Gaussian eliminatietechnieken, zoals het recursieve Green's functie (RGF) algoritme.

Methodologie
Om deze uitdagingen aan te pakken, breiden de auteurs de Quantum Transmitting Boundary Method (QTBM) uit met behulp van twee primaire benaderingen:

Bloch-expansie van Open Randvoorwaarden:
Om de kubische schaling van de NEVP te mitigeren, wordt de volledige gate-contact (Full Cell, FC) gedecomposeerd in kleinere, herhaalbare eenheidscellen (Unit Cell, UC). Door aan te nemen dat er periodiciteit bestaat in de transversale richtingen, passen de auteurs een Bloch-expansie toe. Ze berekenen de randzelfenergie ( $\sigma^B_G$ ) en de injectiematrix ( $inj_G$ ) voor een enkele eenheidscel over een rooster van hulp-golfvectoren ( $k_a, k_b$ ). Deze worden vervolgens gereconstrueerd om de volledige contactmatrices ( $\Sigma^B_G$ en $Inj_G$ ) te vormen met behulp van Kronecker-producten. Hoewel dit exact is voor oneindige periodieke cellen, dient het als een gevalideerde benadering voor eindige gate-lengtes.
Low-Rank Decompositie van de Systeemmatrix:
Om de ongestructureerde spaarsheid te behandelen, wordt de gate-zelfenergie-matrix $\Sigma^B_G$ benaderd met een low-rank decompositie ( $\Sigma^B_G \approx R_G \Lambda^{-1}_G \bar{\phi}_G$ ), waarbij de rang $n_G$ aanzienlijk kleiner is dan de matrixdimensie $N_G$ . Door deze decompositie te combineren met de Woodbury-identiteit, herformuleren de auteurs de QTBM-vergelijking. Deze modificatie verplaatst de zelfenergie-termen van de systeemmatrix naar de rechterhand-injectievector. De resulterende systeemmatrix herwint een gestructureerd spaarsheidspatroon, is Hermitisch, en is geschikt voor efficiënte block Gaussian eliminatie (specifiek, een block Thomas-algoritme).

Belangrijkste Bijdragen

Uitbreiding van QTBM: Het artikel presenteert een nieuwe uitbreiding van het QTBM-framework die in staat is om multi-terminal devices met grote gate-contacten op ab initio niveau te behandelen.
Algoritmische Efficiëntie: De combinatie van Bloch-expansie en low-rank benadering vermindert de computationele complexiteit van de OBC-berekeningen en maakt het mogelijk om grote, ongestructureerde lineaire systemen op te lossen die voorheen onberekenbaar waren.
Toepassing vanuit Eerste Principes: De methode wordt toegepast op een monolaag WS2 field-effect transistor (FET) met een 1,8 nm hBN-dielektricum en een Pt-gate, gebruikmakend van Density Functional Theory (DFT) matrices gegenereerd door CP2K en verwerkt door de open-source solver quatrex.

Resultaten
De voorgestelde methode werd gevalideerd en getest op een WS2-hBN-Pt transistorstructuur:

Validatie: Vergelijkingen tussen de full-rank baseline, de low-rank benadering, en de gecombineerde Bloch-expansie/low-rank aanpak voor een gate-lengte ( $L_g$ ) van 6,4 nm vertoonden uitstekende overeenstemming in de drain-to-gate transmissiefuncties, wat de geldigheid van de benaderingen bevestigt.
Schaalbaarheid: De methode slaagde erin om devices met gate-lengtes tot $L_g = 25,6$ nm te simuleren. In tegenstelling hiertoe beperkte het behandelen van de gate als een enkele volledige block de simulaties tot $L_g \leq 12,8$ nm vanwege geheugen- en tijdbeperkingen.
Prestatiewinst:
- OBC Berekening: De Bloch-expansie methode leverde snelheidsverbeteringen van maximaal 5,0 $\times$ en geheugenbesparingen van maximaal 5,0 $\times$ voor $L_g = 12,8$ nm vergeleken met de full-cell aanpak.
- Systeemoplossing: De low-rank benadering, opgelost via een aangepast block Thomas-algoritme, leverde runtime-versnellingen van maximaal 7,8 $\times$ en geheugenbesparingen van 2,8 $\times$ bij $L_g = 22,4$ nm vergeleken met de full-rank solver (cuDSS).
Fysische Inzichten: De simulaties onthulden duidelijke pieken in de source-to-gate en drain-to-gate transmissiefuncties rond 7,55 eV, wat overeenkomt met de geleidingsbandtoestanden in het WS2-kanaal. De drain-to-gate transmissie werd groter waargenomen dan de source-to-gate transmissie, wat consistent is met de steilere potentiaalval aan de drain-zijde.

Betekenis
De auteurs stellen dat dit werk de ab initio berekening van gate-lek transmissiefuncties voor realistische nano-elektronische devices met 2D-kanalen en gate-lengtes groter dan 25 nm mogelijk maakt. Door de computationele barrières geassocieerd met grote gate-contacten te overwinnen, legt deze aanpak de weg vrij voor het onderzoeken van de invloed van diverse dielektrische lagen op de lek-eigenschappen van ultra-geschaalde FET's, een capaciteit die voorheen onbeschikbaar was in standaard QT-solvers.

Meer zoals dit