H- SPICE Simulation of Graphene Nanoribbon Field-Effect Transistor Ternary Logic Gates: A Power-Delay Optimal Implementation of Multiple-Valued Logic Circuits

Resumen Técnico: Simulación H-SPICE de Puertas Lógicas de Lógica Ternaria de Transistores de Efecto de Campo de Nanocintas de Grafeno

Planteamiento del Problema
El artículo aborda las limitaciones de la lógica binaria tradicional en términos de densidad de información y complejidad de los circuitos a medida que el escalado de los dispositivos alcanza límites físicos. Mientras que la Lógica de Valores Múltiples (MVL), específicamente la lógica ternaria (base-3), ofrece una vía hacia una mayor densidad de información y una circuitería más simple, su implementación requiere tecnologías de transistores robustas que puedan soportar múltiples estados lógicos de manera eficiente. Los autores identifican los Transistores de Efecto de Campo de Nanocintas de Grafeno (GNRFET) como una alternativa prometedora frente al Silicio y los Transistores de Efecto de Campo de Nanotubos de Carbono (CNTFET) debido a su banda prohibida (bandgap) sintonizable y sus altas relaciones de corriente ON/OFF. Sin embargo, existe la necesidad de diseñar circuitos ternarios optimizados utilizando GNRFET que demuestren un rendimiento de potencia-retardo superior a las implementaciones existentes basadas en CNTFET.

Metodología
El estudio emplea simulaciones H-SPICE utilizando un modelo de GNRFET de 16 nm para diseñar y analizar circuitos de lógica ternaria. La metodología consiste en:

1. Modelado de Dispositivos: Utilizando Nanocintas de Grafeno tipo Asiento de Sillón (AGNR), donde el comportamiento electrónico es controlado por el número de líneas de dímeros ($N$). El voltaje de umbral ($V_{th}$) se sintoniza ajustando el ancho de la cinta y el conteo de líneas de dímeros.
2. Diseño de Circuitos:
   • Inversor Ternario Estándar (STI): Un nuevo diseño que utiliza seis GNRFET (tres de tipo n y tres de tipo p) con configuraciones específicas de líneas de dímeros ($N=7, 9, 10$) para lograr voltajes de umbral distintos para los niveles lógicos 0, 1 y 2.
   • Decodificador Ternario (TDECODER): Un novedoso circuito combinacional diseñado con solo nueve GNRFET. Acepta una entrada ternaria ($X$) y produce tres salidas binarias ($X_0, X_1, X_2$) correspondientes al estado de entrada.
3. Parámetros de Simulación: Las simulaciones se realizaron con un voltaje de suministro ($V_{DD}$) de 0.95 V, un voltaje intermedio de 0.45 V, una tasa de transición (slew rate) de entrada de 50 ps y una carga de salida de 1 pF.
4. Análisis Comparativo: Los circuitos GNRFET propuestos se compararon con diseños existentes basados en CNTFET (referenciados de la literatura [34, 35, 37, 42]) y otros modelos de GNRFET. Las métricas de evaluación incluyeron retardo de propagación, consumo total de potencia y Producto Potencia-Retardo (PDP).

Contribuciones Clave

• Arquitecturas de Circuitos Novedosas: Los autores presentan un STI compacto y un Decodificador Ternario de 9 transistores optimizado específicamente para la tecnología GNRFET.
• Optimización del Rendimiento: Los diseños están diseñados para minimizar el conteo de transistores manteniendo al mismo tiempo una operación de alta velocidad y eficiencia energética.
• Caracterización Exhaustiva: El artículo proporciona un análisis detallado de las características de transferencia de voltaje (VTC), los márgenes de ruido (NM) y la respuesta transitoria de los circuitos propuestos.
• Benchmarking Cuantitativo: Una comparación directa demuestra que los diseños propuestos basados en GNRFET superan a las puertas lógicas de lógica ternaria basadas en CNTFET de última generación en términos de retardo y PDP.

Resultos
Los resultados de la simulación H-SPICE indican mejoras significativas en el rendimiento de los circuitos GNRFET propuestos:

• Inversor Ternario Estándar (STI): El diseño propuesto logra un retardo de 0.38 ps y un PDP de $0.33 \times 10^{-18}$ J. Esto representa una reducción sustancial en el retardo y el PDP en comparación con los diseños CNTFET existentes (por ejemplo, el CNTFET [34] muestra un retardo de 88.6 ps y un PDP de 0.98).
• Decodificador Ternario (TDECODER): El decodificador de 9 transistores propuesto logra un retardo de 3.5 ps y un PDP de $0.03 \times 10^{-18}$ J.
• Métricas Comparativas: Al compararse con diseños de última generación, el decodificador ternario basado en GNRFET propuesto demuestra una reducción del 2% en el retardo y una mejora del 16% en el Producto Potencia-Retardo (PDP).
• Conteo de Transistores: El decodificador propuesto utiliza 9 transistores, que son menos de los 10–11 transistores requeridos en diseños comparables de CNTFET o GNRFET encontrados en la literatura.

Significancia y Reivindicaciones
El artículo afirma que las puertas lógicas de lógica ternaria basadas en GNRFET ofrecen una "implementación óptima de potencia-retardo" para circuitos de Lógica de Valores Múltiples. Los autores aseguran que estos resultados resaltan el "tremendo potencial" de los GNRFET para crear circuitos lógicos de tres terminales de alto rendimiento y eficiencia energética. El estudio concluye que tales circuitos son particularmente adecuados para futuros paradigmas de computación, específicamente en sistemas de bajo consumo como dispositivos portátiles y sistemas embebidos donde la conservación de energía es crítica. El trabajo extiende la investigación previa al proporcionar un enfoque unificado para diseñar circuitos lógicos y computacionales basados en GNRFET, validando su superioridad sobre la lógica binaria tradicional y otras alternativas basadas en carbono en el contexto de la lógica ternaria.