H- SPICE Simulation of Graphene Nanoribbon Field-Effect Transistor Ternary Logic Gates: A Power-Delay Optimal Implementation of Multiple-Valued Logic Circuits

Technische Zusammenfassung: H-SPICE-Simulation von Graphen-Nanoribbon-Feldeffekttransistor-Ternärlogikgattern

Problemstellung
Die vorliegende Arbeit befasst sich mit den Einschränkungen der traditionellen Binärlogik hinsichtlich Informationsdichte und Schaltkreiskomplexität, wenn die Skalierung von Bauelementen physikalische Grenzen erreicht. Während die Mehrwertlogik (Multiple-Valued Logic, MVL), speziell die Ternärlogik (Basis 3), einen Weg zu höherer Informationsdichte und einfacherer Schaltungstechnik bietet, erfordert deren Implementierung robuste Transistortechnologien, die in der Lage sind, mehrere Logikzustände effizient zu unterstützen. Die Autoren identifizieren Graphen-Nanoribbon-Feldeffekttransistoren (GNRFETs) als eine vielversprechende Alternative zu Silizium- und Kohlenstoffnanoröhren-FETs (CNTFETs) aufgrund ihres abstimmbaren Bandlücken-Verhaltens und ihrer hohen ON/OFF-Stromverhältnisse. Es besteht jedoch ein Bedarf an optimierten Ternärschaltungsdesigns unter Verwendung von GNRFETs, die eine überlegene Power-Delay-Leistung im Vergleich zu bestehenden CNTFET-basierten Implementierungen aufweisen.

Methodik
Die Studie verwendet H-SPICE-Simulationen mit einem 16-nm-GNRFET-Modell, um Ternärlogikschaltungen zu entwerfen und zu analysieren. Die Methodik umfasst:

1. Bauelementmodellierung: Verwendung von Armchair-Graphen-Nanoribbons (AGNRs), bei denen das elektronische Verhalten durch die Anzahl der Dimerlinien ($N$) gesteuert wird. Die Schwellenspannung ($V_{th}$) wird durch Anpassung der Bandbreite und der Dimerlinienanzahl abgestimmt.
2. Schaltungsdesign:
   • Standardmäßiger Ternärer Inverter (STI): Ein neues Design, das sechs GNRFETs (drei n-Typ und drei p-Typ) mit spezifischen Dimerlinien-Konfigurationen ($N=7, 9, 10$) nutzt, um distinkte Schwellenspannungen für die Logikpegel 0, 1 und 2 zu erreichen.
   • Ternärer Decoder (TDECODER): Eine neuartige kombinatorische Schaltung, die mit nur neun GNRFETs entworfen wurde. Sie akzeptiert einen ternären Eingang ($X$) und erzeugt drei binäre Ausgänge ($X_0, X_1, X_2$), die dem Eingangsstatus entsprechen.
3. Simulationsparameter: Die Simulationen wurden mit einer Versorgungsspannung ($V_{DD}$) von 0,95 V, einer Zwischenspannung von 0,45 V, einer Eingangs-Slew-Rate von 50 ps und einer Ausgangslast von 1 pF durchgeführt.
4. Vergleichende Analyse: Die vorgeschlagenen GNRFET-Schaltungen wurden gegen bestehende Designs auf Basis von CNTFETs (referenziert aus der Literatur [34, 35, 37, 42]) und anderen GNRFET-Modellen getestet. Zu den Evaluierungsmetriken gehörten die Ausbreitungsverzögerung (Propagation Delay), die Gesamtleistung sowie das Power-Delay-Produkt (PDP).

Zentrale Beiträge

• Neuartige Schaltungsarchitekturen: Die Autoren präsentieren einen kompakten STI und einen 9-Transistor-Ternärdecoder, die speziell für die GNRFET-Technologie optimiert wurden.
• Leistungsoptimierung: Die Designs sind darauf ausgelegt, die Transistoranzahl zu minimieren und gleichzeitig einen Hochgeschwindigkeitsbetrieb sowie Energieeffizienz zu gewährleisten.
• Umfassende Charakterisierung: Die Arbeit liefert eine detaillierte Analyse der Spannungsübertragungskennlinien (VTC), der Rauschtoleranzen (Noise Margins, NM) und des transienten Ansprechverhaltens der vorgeschlagenen Schaltungen.
• Quantitative Benchmarking: Ein direkter Vergleich zeigt, dass die vorgeschlagenen GNRFET-basierten Designs bestehende CNTFET-basierte Ternärlogikgatter hinsichtlich Verzögerung und PDP übertreffen.

Ergebnisse
Die H-SPICE-Simulationsergebnisse deuten auf signifikante Leistungsverbesserungen für die vorgeschlagenen GNRFET-Schaltungen hin:

• Standardmäßiger Ternärer Inverter (STI): Das vorgeschlagene Design erreicht eine Verzögerung von 0,38 ps und ein PDP von $0,33 \times 10^{-18}$ J. Dies stellt eine erhebliche Reduktion der Verzögerung und des PDP im Vergleich zu bestehenden CNTFET-Designs dar (z. B. zeigt CNTFET [34] eine Verzögerung von 88,6 ps und ein PDP von 0,98).
• Ternärer Decoder (TDECODER): Der vorgeschlagene 9-Transistor-Decoder erreicht eine Verzögerung von 3,5 ps und ein PDP von $0,03 \times 10^{-18}$ J.
• Vergleichsmetriken: Im Vergleich zu State-of-the-Art-Designs zeigt der vorgeschlagene GNRFET-basierte Ternärdecoder eine Reduktion der Verzögerung um 2 % und eine Verbesserung des Power-Delay-Produkts (PDP) um 16 %.
• Transistoranzahl: Der vorgeschlagene Decoder verwendet 9 Transistoren, was weniger ist als die 10–11 Transistoren, die in vergleichbaren CNTFET- oder GNRFET-Designs in der Literatur erforderlich sind.

Bedeutung und Ansprüche
Die Arbeit behauptet, dass die vorgeschlagenen GNRFET-basierten Ternärlogikgatter eine „leistungsoptimierte Implementierung“ für Mehrwertlogik-Schaltungen bieten. Die Autoren betonen, dass diese Ergebnisse das „große Potenzial“ von GNRFETs für die Erstellung von Hochleistungs-, energieeffizienten Drei-Terminal-Logikschaltungen unterstreichen. Die Studie kommt zu dem Schluss, dass solche Schaltungen besonders geeignet für zukünftige Computing-Paradigmen sind, insbesondere für Low-Power-Systeme wie tragbare Geräte und eingebettete Systeme, in denen die Energieeinsparung entscheidend ist. Die Arbeit erweitert die bisherige Forschung, indem sie einen einheitlichen Ansatz für das Design von Logik- und Rechenschaltungen auf Basis von GNRFETs bietet und deren Überlegenheit gegenüber der traditionellen Binärlogik und bestehenden kohlenstoffbasierten Alternativen im Kontext der Ternärlogik validiert.