H- SPICE Simulation of Graphene Nanoribbon Field-Effect Transistor Ternary Logic Gates: A Power-Delay Optimal Implementation of Multiple-Valued Logic Circuits

기술 요약: GNRFET 3진 논리 게이트의 H-SPICE 시뮬레이션

문제 정의
본 논문은 소자 스케일링이 물리적 한계에 도달함에 따라 발생하는 정보 밀도 및 회로 복잡성의 한계를 다룹니다. 다치 논리(MVL), 특히 3진 논리(base-3)는 더 높은 정보 밀도와 단순한 회로를 구현할 수 있는 경로를 제공하지만, 이를 구현하기 위해서는 여러 논리 상태를 효율적으로 지원할 수 있는 견고한 트랜지스터 기술이 필요합니다. 저자들은 밴드갭 조절 가능성과 높은 ON/OFF 전류비를 갖춘 그래핀 나노리본 전계효과 트랜지스터(GNRFET)가 실리콘 및 탄소 나노튜브 FET(CNTFET)의 유망한 대안이라고 식별했습니다. 그러나 기존 CNTFET 기반 구현보다 우수한 전력-지연 성능을 입증할 수 있는 최적화된 GNRFET 기반 3진 회로 설계에 대한 필요성이 존재합니다.

연구 방법론
본 연구는 16nm GNRFET 모델을 사용하여 3진 논리 회로를 설계하고 분석하기 위해 H-SPICE 시뮬레이션을 채택하였습니다. 연구 방법론은 다음과 같습니다:

1. 소자 모델링: 이중선(dimer line)의 수($N$)에 의해 전자적 거동이 제어되는 암체어 그래픽 나노리본(AGNR)을 활용합니다. 임계 전압($V_{th}$)은 리본 폭과 이중선 수를 조정하여 튜닝됩니다.
2. 회로 설계:
   • 표준 3진 인버터 (STI): 논리 레벨 0, 1, 2를 위한 뚜렷한 임계 전압을 달성하기 위해 특정 이중선 구성($N=7, 9, 10$)을 가진 6개의 GNRFET(3개의 n형 및 3개의 p형)을 사용하는 새로운 설계입니다.
   • 3진 디코더 (TDECODER): 단 9개의 GNRFET로 설계된 새로운 조합 회로입니다. 하나의 3진 입력($X$)을 받아 입력 상태에 대응하는 세 개의 이진 출력($X_0, X_1, X_2$)을 생성합니다.
3. 시뮬레이션 파라미터: 시뮬레이션은 공급 전압($V_{DD}$) 0.95V, 중간 전압 0.45V, 50ps 입력 슬루 레이트(slew rate), 1pF 출력 부하 조건에서 수행되었습니다.
4. 비교 분석: 제안된 GNRFET 회로는 기존의 CNTFET 기반 설계(문헌 [34, 35, 37, 42] 참조) 및 기타 GNRFET 모델과 벤치마킹되었습니다. 평가 지표에는 전파 지연(propagation delay), 총 소비 전력, 전력-지연 곱(PDP)이 포함되었습니다.

주요 기여

• 새로운 회로 아키텍처: 저자들은 GNRFET 기술에 특화되어 최적화된 컴팩트한 STI와 9-트랜지스터 3진 디코더를 제시합니다.
• 성능 최적화: 고속 동작과 에너지 효율성을 유지하면서 트랜지스터 수를 최소화하도록 설계되었습니다.
• 포괄적 특성 분석: 제안된 회로의 전압 전달 특성(VTC), 노이즈 마진(NM) 및 과도 응답에 대한 상세한 분석을 제공합니다.
• 정량적 벤치마킹: 직접적인 비교를 통해 제안된 GNRFET 기반 설계가 지연 시간 및 PDP 측면에서 최첨단 CNTFET 기반 3진 논리 게이트보다 우수한 성능을 보임을 입증합니다.

결과
H-SPICE 시뮬레이션 결과는 제안된 GNRFET 회로의 상당한 성능 향상을 나타냅니다:

• 표준 3진 인버터 (STI): 제안된 설계는 0.38ps의 지연 시간과 $0.33 \times 10^{-18}$ J의 PDP를 달성합니다. 이는 기존 CNTFET 설계(예: CNTFET [34]는 88.6ps 지연 및 0.98 PDP를 보임)와 비교하여 지연 및 PDP의 상당한 감소를 나타냅니다.
• 3진 디코더 (TDECODER): 제안된 9-트랜지스터 디코더는 3.5ps의 지연 시간과 $0.03 \times 10^{-18}$ J의 PDP를 달성합니다.
• 비교 지표: 최첨단 설계와 비교했을 때, 제안된 GNRFET 기반 3진 디코더는 2%의 지연 감소와 16%의 전력-지연 곱(PDP) 개선을 보여줍니다.
• 트랜지스터 수: 제안된 디코더는 9개의 트랜지스터를 사용하며, 이는 문헌에서 발견된 유사한 CNTFET 또는 GNRFET 설계에 필요한 10~11개보다 적습니다.

의의 및 주장
본 논문은 제안된 GNRFET 기반 3진 논리 게이트가 다치 논리 회로를 위한 "전력-지연 최적 구현"을 제공한다고 주장합니다. 저자들은 이러한 결과가 고성능, 에너지 효율적인 3단자 논리 회로를 제작하는 데 있어 GNRFET의 "엄청난 잠재력"을 강조한다고 단언합니다. 본 연구는 에너지 보존이 중요한 휴대용 기기 및 임베디드 시스템과 같은 저전력 시스템에 이러한 회로가 특히 적합하다고 결론짓습니다. 본 작업은 GNRFET 기반의 논리 및 계산 회로를 설계하기 위한 통합된 접근 방식을 제공함으로써 이전 연구를 확장하며, 3진 논리 맥락에서 전통적인 이진 논리 및 기존 탄소 기반 대안보다 우월함을 검증합니다.