H- SPICE Simulation of Graphene Nanoribbon Field-Effect Transistor Ternary Logic Gates: A Power-Delay Optimal Implementation of Multiple-Valued Logic Circuits

Résumé Technique : Simulation H-SPICE de portes logiques ternaires à base de transistors à effet de champ en nanorubans de graphène

Énoncé du problème
L'article traite des limites de la logique binaire traditionnelle en termes de densité d'information et de complexité de circuit à mesure que la mise à l'échelle des dispositifs atteint les limites physiques. Bien que la logique à valeurs multiples (MVL), spécifiquement la logique ternaire (base-3), offre une voie vers une densité d'information plus élevée et une circuiterie plus simple, sa mise en œuvre nécessite des technologies de transistors robustes capables de supporter efficacement plusieurs états logiques. Les auteurs identent les transistors à effet de champ à nanorubans de graphène (GNRFET) comme une alternative prometteuse aux transistors à base de silicium et de nanotubes de carbone (CNTFET) en raison de leur bande interdite ajustable et de leurs rapports de courant ON/OFF élevés. Cependant, il est nécessaire d'optimiser les conceptions de circuits ternaires utilisant les GNRFET afin de démontrer des performances de puissance-délai supérieures aux implémentations existantes basées sur les CNTFET.

Méthodologie
L'étude utilise des simulations H-SPICE avec un modèle GNRFET de 16 nm pour concevoir et analyser des circuits logiques ternaires. La méthodologie comprend :

1. Modélisation du dispositif : Utilisation de nanorubans de graphène en forme de fauteuil (AGNR) où le comportement électronique est contrôlé par le nombre de lignes de dimères ($N$). La tension de seuil ($V_{th}$) est ajustée en modifiant la largeur du ruban et le nombre de lignes de dimères.
2. Conception de circuits :
   • Inverseur ternaire standard (STI) : Une nouvelle conception utilisant six GNRFET (trois de type n et trois de type p) avec des configurations spécifiques de lignes de dimères ($N=7, 9, 10$) pour atteindre des tensions de seuil distinctes pour les niveaux logiques 0, 1 et 2.
   • Décodeur ternaire (TDECODER) : Un nouveau circuit combinatoire conçu avec seulement neuf GNRFET. Il accepte une entrée ternaire ($X$) et produit trois sorties binaires ($X_0, X_1, X_2$) correspondant à l'état d'entrée.
3. Paramètres de simulation : Les simulations ont été réalisées avec une tension d'alimentation ($V_{DD}$) de 0,95 V, une tension intermédiaire de 0,45 V, une pente d'entrée de 50 ps et une charge de sortie de 1 pF.
4. Analyse comparative : Les circuits GNRFET proposés ont été comparés à des conceptions existantes basées sur les CNTFET (référencées dans la littérature [34, 35, 37, 42]) et à d'autres modèles GNRFET. Les métriques d'évaluation comprenaient le délai de propagation, la consommation de puissance totale et le produit puissance-délai (PDP).

Contributions clés

• Architectures de circuits novatrices : Les auteurs présentent un STI compact et un décodeur ternaire à 9 transistors spécifiquement optimisés pour la technologie GNRFET.
• Optimisation des performances : Les conceptions sont élaborées pour minimiser le nombre de transistors tout en maintenant un fonctionnement rapide et une efficacité énergétique.
• Caractérisation complète : L'article fournit une analyse détaillée des caractéristiques de transfert de tension (VTC), des marges de bruit (NM) et de la réponse transitoire des circuits proposés.
• Évaluation quantitative : Une comparaison directe démontre que les conceptions de portes logiques ternaires basées sur les GNRFET proposées surpassent les conceptions basées sur les CNTFET de pointe en termes de délai et de PDP.

Résultats
Les résultats de la simulation H-SPICE indiquent des améliorations de performance significatives pour les circuits GNRFET proposés :

• Inverseur ternaire standard (STI) : La conception proposée atteint un délai de 0,38 ps et un PDP de $0,33 \times 10^{-18}$ J. Cela représente une réduction substantielle du délai et du PDP par rapport aux conceptions CNTFET existantes (par exemple, le CNTFET [34] présente un délai de 88,6 ps et un PDP de 0,98).
• Décodeur ternaire (TDECODER) : Le décodeur à 9 transistors proposé atteint un délai de 3,5 ps et un PDP de $0,03 \times 10^{-18}$ J.
• Métriques comparatives : Comparé aux conceptions de pointe, le décodeur ternaire basé sur GNRFET démontre une réduction de 2 % du délai et une amélioration de 16 % du produit puissance-délai (PDP).
• Nombre de transistors : Le décodeur proposé utilise 9 transistors, ce qui est inférieur aux 10–11 transistors requis dans les conceptions comparables de CNTFET ou de GNRFET trouvées dans la littérature.

Signification et revendications
L'article affirme que les portes logiques ternaires basées sur les GNRFET proposées offrent une « implémentation optimale puissance-délai » pour les circuits à valeurs multiples. Les auteurs soutiennent que ces résultats soulignent le « potentiel énorme » des GNRFET pour créer des circuits logiques à trois bornes de haute performance et économes en énergie. L'étude conclut que ces circuits sont particulièrement adaptés aux futurs paradigmes informatiques, spécifiquement dans les systèmes à faible consommation tels que les appareils portables et les systèmes embarqués où la conservation de l'énergie est critique. Ce travail étend les recherches précédentes en fournissant une approche unifiée pour la conception de circuits logiques et de calcul basés sur les GNRFET, validant leur supériorité par rapport à la logique binaire traditionnelle et aux autres alternatives à base de carbone existantes dans le contexte de la logique ternaire.