H- SPICE Simulation of Graphene Nanoribbon Field-Effect Transistor Ternary Logic Gates: A Power-Delay Optimal Implementation of Multiple-Valued Logic Circuits

Technische Samenvatting: H-SPICE Simulatie van Graphene Nanoribbon Field-Effect Transistor Ternaire Logische Poorten

Probleemstelling
Het artikel behandelt de beperkingen van traditionele binaire logica met betrekking tot informatiedichtheid en circuitcomplexiteit naarmate de schaling van apparaten de fysieke grenzen bereikt. Hoewel Multiple-Valued Logic (MVL), specifiek ternaire logica (basis-3), een pad biedt naar hogere informatiedichtheid en eenvoudigere circuits, vereist de implementatie ervan robuuste transistortechnologieën die meerdere logische toestanden efficiënt kunnen ondersteunen. De auteurs identificeren Graphene Nanoribbon Field-Effect Transistors (GNRFETs) als een veelbelovend alternatief voor Silicium en Carbon Nanotube FETs (CNTFETs) vanwege hun instelbare bandgap en hoge ON/OFF stroomverhoudingen. Er is echter een behoefte aan geoptimaliseerde ternaire circuitontwerpen met behulp van GNRFETs die superieure power-delay prestaties kunnen demonstreren ten opzichte van bestaande op CNTFET gebaseerde implementaties.

Methodologie
De studie maakt gebruik van H-SPICE simulaties met een 16 nm GNRFET-model om ternaire logische circuits te ontwerpen en te analyseren. De methodologie omvat:

1. Device Modellering: Het gebruik van Armchair Graphene Nanoribbons (AGNRs) waarbij het elektronische gedrag wordt gecontroleerd door het aantal dimerlijnen ($N$). De drempelspanning ($V_{th}$) wordt afgestemd door de breedte van de ribbon en het aantal dimerlijnen aan te passen.
2. Circuitontwerp:
   • Standard Ternary Inverter (STI): Een nieuw ontwerp dat gebruikmaakt van zes GNRFETs (drie n-type en drie p-type) met specifieke dimerlijnconfiguraties ($N=7, 9, 10$) om onderscheidende drempelspanningen te bereiken voor logische niveaus 0, 1 en 2.
   • Ternary Decoder (TDECODER): Een nieuw combinatorisch circuit ontworpen met slechts negen GNRFETs. Het accepteert één ternaire input ($X$) en produceert drie binaire outputs ($X_0, X_1, X_2$) die overeenkomen met de inputtoestand.
3. Simulatieparameters: Simulaties werden uitgevoerd met een voedingsspanning ($V_{DD}$) van 0,95 V, een intermediaire spanning van 0,45 V, een 50 ps input slew rate en een 1 pF output belasting.
4. Vergelijkende Analyse: De voorgestelde GNRFET-circuits zijn afgezet tegen bestaande ontwerpen gebaseerd op CNTFETs (gerefereerd uit literatuur [34, 35, 37, 42]) en andere GNRFET-modellen. De evaluatiemetrieken omvatten propagatievertraging, totaal stroomverbruik en de Power-Delay Product (PDP).

Belangrijkste Bijdragen

• Nieuwe Circuitarchitecturen: De auteurs presenteren een compacte STI en een 9-transistor Ternary Decoder die specifiek zijn geoptimaliseerd voor GNRFET-technologie.
• Prestatieoptimalisatie: De ontwerpen zijn ontwikkeld om het aantal transistoren te minimaliseren terwijl een hoge snelheid en energie-efficiëntie behouden blijven.
• Uitgebreide Karakterisering: Het artikel biedt een gedetailleerde analyse van de voltage transfer characteristics (VTC), noise margins (NM) en de transiënte respons van de voorgestelde circuits.
• Kwantitatieve Benchmarking: Een directe vergelijking toont aan dat de voorgestelde GNRFET-gebaseerde ontwerpen de state-of-the-art CNTFET-gebaseerde ternaire logische poorten overtreffen in termen van vertraging en PDP.

Resultaten
De H-SPICE simulatie resultaten wijzen op significante prestatieverbeteringen voor de voorgestelde GNRFET-circuits:

• Standard Ternary Inverter (STI): Het voorgestelde ontwerp bereikt een vertraging van 0,38 ps en een PDP van $0,33 \times 10^{-18}$ J. Dit vertegenwoordigt een substantiële reductie in vertraging en PDP vergeleken met bestaande CNTFET-ontwerpen (bijv. CNTFET [34] vertoont een vertraging van 88,6 ps en een 0,98 PDP).
• Ternary Decoder (TDECODER): De voorgestelde 9-transistor decoder bereikt een vertraging van 3,5 ps en een PDP van $0,03 \times 10^{-18}$ J.
• Vergelijkende Metrieken: Wanneer vergeleken met state-of-the-art ontwerpen, demonstreert de voorgestelde GNRFET-gebaseerde ternary decoder een reductie in vertraging van 2% en een verbetering van 16% in de Power-Delay Product (PDP).
• Transistor Aantal: De voorgestelde decoder gebruikt 9 transistoren, wat minder is dan de 10–11 transistoren die vereist zijn in vergelijkbare CNTFET of GNRFET ontwerpen gevonden in de literatuur.

Betekenis en Claims
Het artikel claimt dat de voorgestelde GNRFET-gebaseerde ternaire logische poorten een "power-delay optimale implementatie" bieden voor Multiple-Valued Logic circuits. De auteurs stellen dat deze resultaten het "enorme potentieel" van GNRFETs onderstrepen voor het creëren van hoogwaardige, energiezuinige drie-terminale logische circuits. De studie concludeert dat dergelijke circuits bijzonder geschikt zijn voor toekomstige computatieparadigma's, specifiek in low-power systemen zoals draagbare apparaten en embedded systemen waar energiebesparing cruciaal is. Het werk breidt eerder onderzoek uit door een verenigde aanpak te bieden voor het ontwerpen van logische en computationele circuits gebaseerd op GNRFETs, waarbij de superioriteit ervan over traditionele binaire logica en bestaande koolstofgebaseerde alternatieven in de context van ternaire logica wordt gevalideerd.