H- SPICE Simulation of Graphene Nanoribbon Field-Effect Transistor Ternary Logic Gates: A Power-Delay Optimal Implementation of Multiple-Valued Logic Circuits

Sintesi Tecnica: Simulazione H-SPICE di porte logiche ternarie a transistor a effetto di campo con nanonastri di grafene

Definizione del Problema
Il documento affronta i limiti della logica binaria tradizionale in termini di densità di informazione e complessità dei circuiti man mano che la scalabilità dei dispositivi raggiunge i limiti fisici. Sebbene la logica a valori multipli (MVL), specificamente la logica ternaria (base-3), offra una via verso una maggiore densità di informazione e una circuiteria più semplice, la sua implementazione richiede tecnologie transistoristiche robuste in grado di supportare efficientemente molteplici stati logici. Gli autori identificano i transistor a effetto di campo con nanonastri di grafene (GNRFET) come un'alternativa promettente ai transistor a effetto di campo in silicio e a nanotubi di carbonio (CNTFET), grazie al loro bandgap sintonizzabile e agli elevati rapporti tra corrente ON/OFF. Tuttavia, esiste la necessità di progettare circuiti ternari ottimizzati utilizzando i GNRFET che dimostrino prestazioni di potenza-ritardo superiori rispetto alle implementazioni esistenti basate su CNTFET.

Metodologia
Lo studio impiega simulazioni H-SPICE utilizzando un modello GNRFET a 16 nm per progettare e analizzare circuiti logici ternari. La metodologia prevede:

1. Modellazione del Dispositivo: Utilizzo di nanonastri di grafene a poltrona (AGNR) dove il comportamento elettronico è controllato dal numero di linee di dimero ($N$). La tensione di soglia ($V_{th}$) è regolata aggiustando la larghezza del nastro e il numero di linee di dimero.
2. Progettazione del Circuito:
   • Invertitore Ternario Standard (STI): Un nuovo design che utilizza sei GNRFET (tre di tipo n e tre di tipo p) con configurazioni specifiche delle linee di dimero ($N=7, 9, 10$) per ottenere tensioni di soglia distinte per i livelli logici 0, 1 e 2.
   • Decodificatore Ternario (TDECODER): Un circuito combinatorio innovativo progettato con soli nove GNRFET. Accetta un ingresso ternario ($X$) e produce tre uscite binarie ($X_0, X_1, X_2$) corrispondenti allo stato di ingresso.
3. Parametri di Simulazione: Le simulazioni sono state condotte con una tensione di alimentazione ($V_{DD}$) di 0,95 V, una tensione intermedia di 0,45 V, una velocità di salita dell'ingresso di 50 ps e un carico di uscita di 1 pF.
4. Analisi Comparativa: I circuiti GNRFET proposti sono stati messi a confronto con i design esistenti basati su CNTFET (riferiti alla letteratura [34, 35, 37, 42]) e altri modelli GNRFET. Le metriche di valutazione includevano il ritardo di propagazione, il consumo totale di potenza e il Prodotto Potenza-Ritardo (PDP).

Contributi Chiave

• Architetture di Circuito Innovative: Gli autori presentano un STI compatto e un decodificatore ternario a 9 transistor specificamente ottimizzato per la tecnologia GNRFET.
• Ottimizzazione delle Prestazioni: I design sono progettati per minimizzare il numero di transistor mantenendo al contempo un funzionamento ad alta velocità ed efficienza energetica.
• Caratterizzazione Esaustiva: Il documento fornisce un'analisi dettagliata delle caratteristiche di trasferimento della tensione (VTC), dei margini di rumore (NM) e della risposta transitoria dei circuiti proposti.
• Benchmarking Quantitativo: Un confronto diretto dimostra che i design proposti basati su GNRFET superano le porte logiche ternarie basate su CNTFET all'avanguardia in termini di ritardo e PDP.

Risultati
I risultati della simulazione H-SPICE indicano miglioramenti significativi delle prestazioni per i circuiti GNRFET proposti:

• Invertitore Ternario Standard (STI): Il design proposto raggiunge un ritardo di 0,38 ps e un PDP di $0,33 \times 10^{-18}$ J. Ciò rappresenta una riduzione sostanziale di ritardo e PDP rispetto ai design CNTFET esistenti (ad esempio, il CNTFET [34] mostra un ritardo di 88,6 ps e un PDP di 0,98).
• Decodificatore Ternario (TDECODER): Il decodificatore a 9 transistor proposto raggiunge un ritardo di 3,5 ps e un PDP di $0,03 \times 10^{-18}$ J.
• Metriche Comparative: Rispetto ai design all'avanguardia, il decodificatore ternario basato su GNRFET proposto dimostra una riduzione del 2% nel ritardo e un miglioramento del 16% nel Prodotto Potenza-Ritardo (PDP).
• Conteggio dei Transistor: Il decodificatore proposto utilizza 9 transistor, un numero inferiore rispetto ai 10–11 transistor richiesti nei design comparabili CNTFET o GNRFET trovati in letteratura.

Significatività e Rivendicazioni
Il documento afferma che le porte logiche ternarie basate su GNRFET proposte offrono un'implementazione "ottimale per potenza-ritardo" per i circuiti a valori multipli. Gli autori sostengono che questi risultati evidenziano il "tremendo potenziale" dei GNRFET per creare circuiti logici a tre terminali ad alte prestazioni ed efficienti dal punto di vista energetico. Lo studio conclude che tali circuiti sono particolarmente adatti per i futuri paradigmi computazionali, specificamente nei sistemi a basso consumo come i dispositivi portatili e i sistemi embedded dove la conservazione dell'energia è critica. Il lavoro estende la ricerca precedente fornendo un approccio unificato per progettare circuiti logici e computazionali basati su GNRFET, validando la loro superiorità rispetto alla logica binaria tradizionale e alle altre alternative basate sul carbonio esistenti nel contesto della logica ternaria.