H- SPICE Simulation of Graphene Nanoribbon Field-Effect Transistor Ternary Logic Gates: A Power-Delay Optimal Implementation of Multiple-Valued Logic Circuits

Resumo Técnico: Simulação H-SPICE de Portas Lógicas Ternárias de Transistores de Efeito de Campo de Nanofitas de Grafeno

Definição do Problema
O artigo aborda as limitações da lógica binária tradicional em termos de densidade de informação e complexidade de circuito à medida que a escala dos dispositivos atinge limites físicos. Embora a Lógica de Múltiplos Valores (MVL), especificamente a lógica ternária (base 3), ofereça um caminho para maior densidade de informação e circuitos mais simples, sua implementação requer tecnologias de transistores robustas que possam suportar múltiplos estados lógicos de forma eficiente. Os autores identificam os Transistores de Efeito de Campo de Nanofitas de Grafeno (GNRFETs) como uma alternativa promissora aos transistores de Silício e de Nanotubos de Carbono (CNTFETs) devido ao seu bandgap ajustável e altas razões de corrente ON/OFF. No entanto, há uma necessidade de designs de circuitos ternários otimizados usando GNRFETs que demonstrem desempenho superior de potência-atraso em comparação com as implementações existentes baseadas em CNTFETs.

Metodologia
O estudo utiliza simulações H-SPICE com um modelo de GNRFET de 16 nm para projetar e analisar circuitos de lógica ternária. A metodologia envolve:

1. Modelagem de Dispositivo: Utilização de Nanofitas de Grafeno tipo Armchair (AGNRs) onde o comportamento eletrônico é controlado pelo número de linhas de dímeros ($N$). A tensão de limiar ($V_{th}$) é ajustada através do ajuste da largura da nanofita e da contagem de linhas de dímeros.
2. Design de Circuito:
   • Inversor Ternário Padrão (STI): Um novo design utilizando seis GNRFETs (três do tipo n e três do tipo p) com configurações específicas de linhas de dímeros ($N=7, 9, 10$) para alcançar tensões de limiar distintas para os níveis lógicos 0, 1 e 2.
   • Decodificador Ternário (TDECODER): Um circuito combinacional inovador projetado com apenas nove GNRFETs. Ele aceita uma entrada ternária ($X$) e produz três saídas binárias ($X_0, X_1, X_2$) correspondentes ao estado de entrada.
3. Parâmetros de Simulação: As simulações foram conduzidas com uma tensão de alimentação ($V_{DD}$) de 0,95 V, uma tensão intermediária de 0,45 V, uma taxa de subida (slew rate) de entrada de 50 ps e uma carga de saída de 1 pF.
4. Análise Comparativa: Os circuitos GNRFET propostos foram comparados com designs existentes baseados em CNTFETs (referenciados da literatura [34, 35, 37, 42]) e outros modelos de GNRFET. As métricas de avaliação incluíram atraso de propagação, consumo total de potência e Produto Potência-Atraso (PDP).

Principais Contribuições

• Arquiteturas de Circuito Inovadoras: Os autores apresentam um STI compacto e um decodificador ternário de 9 transistores especificamente otimizados para a tecnologia GNRFET.
• Otimização de Desempenho: Os designs são projetados para minimizar a contagem de transistores enquanto mantêm a operação de alta velocidade e eficiência energética.
• Caracterização Abrangente: O artigo fornece uma análise detalhada das características de transferência de tensão (VTC), margens de ruído (NM) e resposta transitória dos circuitos propostos.
• Benchmarking Quantitativo: Uma comparação direta demonstra que os designs propostos baseados em GNRFET superam os portões de lógica ternária baseados em CNTFET de última geração em termos de atraso e PDP.

Resultados
Os resultados da simulação H-SPICE indicam melhorias significativas de desempenho para os circuitos GNRFET propostos:

• Inversor Ternário Padrão (STI): O design proposto alcança um atraso de 0,38 ps e um PDP de $0,33 \times 10^{-18}$ J. Isso representa uma redução substancial no atraso e no PDP em comparação com os designs CNTFET existentes (ex: o CNTFET [34] mostra 88,6 ps de atraso e 0,98 de PDP).
• Decodificador Ternário (TDECODER): O decodificador de 9 transistores proposto alcança um atraso de 3,5 ps e um PDP de $0,03 \times 10^{-18}$ J.
• Métricas Comparativas: Quando comparado com designs de última geração, o decodificador ternário baseado em GNRFET proposto demonstra uma redução de 2% no atraso e uma melhoria de 16% no Produto Potência-Atraso (PDP).
• Contagem de Transistores: O decodificador proposto usa 9 transistores, o que é menos do que os 10–11 transistores exigidos em designs comparáveis de CNTFET ou GNRFET encontrados na literatura.

Significância e Alegações
O artigo afirma que os portões de lógica ternária baseados em GNRFET propostos oferecem uma "implementação ótima de potência-atraso" para circuitos de Lógica de Múltiplos Valores. Os autores afirmam que estes resultados destacam o "tremendo potencial" dos GNRFETs para criar circuitos lógicos de três terminais de alto desempenho e eficiência energética. O estudo conclui que tais circuitos são particularmente adequados para futuros paradigmas de computação, especificamente em sistemas de baixa potência, como dispositivos portáteis e sistemas embarcados, onde a conservação de energia é crítica. O trabalho estende pesquisas anteriores ao fornecer uma abordagem unificada para projetar circuitos lógicos e computacionais baseados em GNRFET, validando sua superioridade sobre a lógica binária tradicional e outras alternativas baseadas em carbono no contexto da lógica ternária.