Comparison of spin-qubit architectures for quantum error-correcting codes

Sintesi Tecnica: Confronto tra Architetture di Qubit di Spin per Codici di Correzione degli Errori Quantistici

Problematica
La realizzazione di un calcolo quantistico su larga scala e fault-tolerant (FT) richiede tassi di errore dei qubit fisici inferiori a $10^{-10}$, una soglia difficilmente raggiungibile dai soli qubit fisici. Di conseguenza, la correzione degli errori quantistici (QEC) è essenziale per codificare i qubit logici in modo non locale attraverso molteplici qubit fisici. Sebbene le piattaforme a qubit superconduttori e ioni intrappolati abbiano dimostrato la QEC, i qubit di spin nei punti quantici (QD) nei semiconduttori offrono una scalabilità superiore e compatibilità con le tecnologie di fabbricazione esistenti, ma restano indietro nelle dimostrazioni sperimentali di QEC.

Questo studio affronta le sfide specifiche dell'implementazione di codici QEC a distanza-3 su piattaforme di qubit di spin al silicio. Investiga come diversi schemi di codifica dei qubit e architetture di codice si comportano sotto gli stati dell'arte dei parametri sperimentali. Nello specifico, il documento confronta:

1. Schemi di Codifica: Uno schema puramente Loss-DiVincenzo (LD) (qubit Zeeman a singolo elettrone) rispetto a uno schema ibrido (qubit di dati LD combinati con qubit ancilla singlet-triplet (ST)).
2. Codici QEC: Il codice di superficie (ruotato) e il codice Bacon-Shor (BS).

L'obiettivo primario è identificare i meccanismi di errore dominanti, determinare i parametri hardware ottimali e valutare se i qubit logici possano attualmente superare i qubit fisici (raggiungere il punto di "break-even") in questa architettura.

Metodologia
Gli autori utilizzano un framework di simulazione basato su circuiti di stabilizzatori per modellare le procedure fault-tolerant.

• Piattaforma Fisica: Le simulazioni si basano sui parametri dei QD di silicio, specificamente pozzi quantici Si/SiGe. Vengono modellati due tipi di codifica:
  • Qubit LD: Spin a singolo elettrone controllati tramite ESR/EDSR, con lettura tramite tunneling selettivo per energia.
  • Qubit ST: Spin a due elettroni in doppi QD, controllati tramite accoppiamento di scambio e gradienti di campo magnetico, con lettura tramite blocco dello spin di Pauli (PSB).
• Architettura Ibrida: Il layout proposto utilizza qubit LD per l'archiviazione dei dati (sfruttando tempi di coerenza più lunghi) e qubit ST per l'ancilla (sfruttando velocità di lettura più elevate).
• Modello di Rumore: La simulazione incorpora canali di errore Pauli stocastici, tra cui:
  • Errori di preparazione dello stato e di misura.
  • Errori di gate a singolo qubit (modellati come errori Y dopo rotazioni $\pm \pi/2$).
  • Errori di gate a due qubit (modellati come errori ZZ dopo gate CZ).
  • Errori di memoria (idle) modellati come dephasing gaussiano dipendente dalla durata dell'operazione ($T_2^*$).
• Tecniche di Simulazione:
  • Formalismo degli Stabilizzatori: Utilizzato per la simulazione classica efficiente di circuiti Clifford.
  • Campionamento per Importanza: Viene utilizzato un campionatore di sottoinsiemi di errore per stimare efficientemente i tassi di errore logico a basse probabilità di errore fisico, concentrandosi sulle configurazioni di errore più probabili.
  • Procedure Simulate:
    1. Step FT QEC: Un singolo round di misurazioni di stabilizzatori (potenzialmente adattivo con un secondo round) per rilevare e correggere gli errori.
    2. Preparazione dello Stato Logico FT: Preparazione degli stati logici $|0\rangle_L$ e $|+\rangle_L$. Per il codice di superficie, questo è proiettivo; per il codice BS, è unitario (coerente) tramite la preparazione di stati GHZ, a condizione che esista una specifica connettività.

Contributi Chiave e Risultati

1. Superiorità della Codifica Ibrida:
   Il sistema ibrido (dati LD + ancilla ST) supera costantemente lo schema interamente LD di oltre un ordine di grandezza. Il driver principale è la durata significativamente più breve della lettura dei qubit ST ($2,4 \, \mu\text{s}$) rispetto ai qubit LD ($24 \, \mu\text{s}$). Nello schema interamente LD, il lungo tempo di lettura causa la completa decoerenza dei qubit di dati prima che la correzione degli errori sia completata, rendendo inefficace il qubit logico. Lo schema ibrido riduce questo tempo di inattività, preservando la coerenza.

2. Dominanza degli Errori di Gate rispetto agli Errori di Memoria:
   Un risultato critico è che per i codici a distanza-3 in questa architettura ibrida, il tasso di errore logico è fondamentalmente limitato dalle infedeltà dei gate (singoli e a due qubit), non dagli errori di memoria (dephasing). Anche con tempi di coerenza allo stato dell'arte, il tasso di errore logico satura a un pavimento determinato dagli errori di gate. Ciò suggerisce che per esperimenti proof-of-concept a breve termine, migliorare la fedeltà dei gate è più impattante rispetto all'estensione dei tempi di coerenza.

3. Ottimizzazione del Tempo di Integrazione della Lettura:
   Lo studio identifica un compromesso nella lettura dei qubit ST: tempi di integrazione più lunghi migliorano la fedeltà della lettura ma aumentano il tempo di inattività per i qubit di dati, portando al dephasing. Gli autori trovano che il tempo di integrazione che minimizza il tasso di errore logico ($\approx 0,88 \, \mu\text{s}$) è più breve del tempo che minimizza l'infedeltà di lettura ($\approx 1,4 \, \mu\text{s}$). Con l'attuale tempo di integrazione allo stato dell'arte ($2,0 \, \mu\text{s}$), il qubit logico ibrido supera leggermente un qubit LD fisico nudo (senza protezione spin-echo).

4. Confronto tra Codici di Superficie e Bacon-Shor:

   • Step QEC: Il codice surface-17 produce un tasso di fallimento logico leggermente inferiore rispetto al codice BS-17 durante lo step di correzione dell'errore. Questa differenza è attribuita al processo di decodifica classica, poiché i circuiti quantistici per la misurazione degli stabilizzatori sono identici per entrambi i codici in questo layout.
   • Preparazione dello Stato: Il codice BS-17 dimostra un vantaggio massiccio (quasi due ordini di grandezza) nella preparazione degli stati logici $|0\rangle_L$ e $|+\rangle_L$. Ciò accade perché il codice BS a distanza-3 permette una preparazione completamente coerente (unitaria) tramite stati GHZ, mentre il codice di superficie richiede misurazioni di stabilizzatori proiettive. Questo vantaggio richiede una connettività di 6 (layout esagonale) per consentire gate di entanglement diretti tra i qubit di dati vicini nella stessa riga.

5. Sensibilità ai Parametri:
   Il tasso di errore logico è più sensibile alle infedeltà dei gate a singolo qubit ($p_{1q}$) e ai gate a due qubit ($p_{CZ}$). Una riduzione simultanea di questi errori di un fattore 10 potrebbe abbassare il tasso di errore logico sotto $10^{-3}$.

Significato e Rivendicazioni
Il documento sostiene di fornire una tabella di marcia concreta per migliorare l'hardware dei qubit di spin per la QEC. Evidenzia che:

• Target Hardware: Il collo di bottiglia primario per i tassi di errore logico nei codici a distanza-3 è l'infedeltà dei gate, specificamente i gate a singolo e due qubit.
• Design dell'Architettura: La codifica ibrida (dati LD, ancilla ST) è essenziale per mitigare il dephasing durante i cicli di misura.
• Selezione del Codice: Sebbene il codice di superficie sia leggermente migliore per la correzione degli errori, il codice Bacon-Shor offre un vantaggio distinto per la preparazione dello stato logico, a condizione che l'hardware supporti la necessaria connettività (entanglement diretto per riga) per la generazione coerente di stati GHZ.
• Fattibilità: Con i parametri attuali allo stato dell'arte, un qubit logico ibrido può raggiungere un tasso di errore inferiore rispetto a un qubit fisico, segnando un potenziale punto di break-even per i codici a distanza-3.

Gli autori rimangono modesti riguardo alla scalabilità, notando che per codici a distanza maggiore, gli errori di memoria diventeranno probabilmente dominanti, e che le correlazioni di rumore spaziale/temporale (non incluse in questo studio) dovranno essere affrontate. Notano inoltre che il vantaggio del codice Bacon-Shor nella preparazione dello stato dipende da una connettività specifica che potrebbe essere difficile da implementare in array 2D standard senza lo spostamento degli elettroni (electron shuttling) o design a reticolo triangolare.