Comparison of spin-qubit architectures for quantum error-correcting codes

Resumo Técnico: Comparação de Arquiteturas de Qubits de Spin para Códigos de Correção de Erros Quânticos

Definição do Problema
A realização de computação quântica tolerante a falhas (FT) em larga escala requer taxas de erro de qubits físicos abaixo de $10^{-10}$, um limiar improvável de ser atingido apenas por qubits físicos. Consequentemente, a correção de erros quânticos (QEC) é essencial para codificar qubits lógicos de forma não local através de múltiplos qubits físicos. Embora plataformas de supercondutores e íons aprisionados tenham demonstrado QEC, os qubits de spin em pontos quânticos (QDs) de semicondutores oferecem escalabilidade superior e compatibilidade com tecnologias de fabricação existentes, mas apresentam atraso em demonstrações experimentais de QEC.

Este estudo aborda os desafios específicos da implementação de códigos QEC de distância-3 em plataformas de qubits de spin em silício. Ele investiga como diferentes esquemas de codificação de qubits e arquiteturas de código performam sob parâmetros experimentais de última geração. Especificamente, o artigo compara:

1. Esquemas de Codificação: Um esquema puro de Loss-DiVincenzo (LD) (qubits de Zeeman de elétron único) versus um esquema híbrido (qubits de dados LD combinados com qubits de ancila de singlet-triplet (ST)).
2. Códigos QEC: O código de superfície (rotacionado) e o código Bacon-Shor (BS).

O objetivo principal é identificar mecanismos de erro dominantes, determinar parâmetros de hardware otimizados e avaliar se os qubits lógicos podem atualmente superar os qubits físicos (atingir o "break-even") nesta arquitetura.

Metodologia
Os autores empregam um framework de simulação de estabilizadores baseado em circuitos para modelar procedimentos tolerantes a falhas.

• Plataforma Física: As simulações baseiam-se em parâmetros de QDs de silício, especificamente poços quânticos de Si/SiGe. Dois tipos de codificação são modelados:
  • Qubits LD: Spins de elétron único controlados via ESR/EDSR, com leitura via tunelamento seletivo de energia.
  • Qubits ST: Dois spins de elétrons em QDs duplos, controlados via acoplamento de troca e gradientes de campo magnético, com leitura via bloqueio de spin de Pauli (PSB).
• Arquitetura Híbrida: O layout proposto utiliza qubits LD para armazenamento de dados (aproveitando tempos de coerência mais longos) e qubits ST para ancilas (aproveitando velocidades de leitura mais rápidas).
• Modelo de Ruído: A simulação incorpora canais de erro de Pauli estocásticos, incluindo:
  • Erros de preparação de estado e medição.
  • Erros de porta de um único qubit (modelados como erros Y após rotações de $\pm \pi/2$).
  • Erros de porta de dois qubits (modelados como erros ZZ após portas CZ).
  • Erros de memória (ociosidade) modelados como desfasagem Gaussiana ($T_2^*$) dependente da duração da operação.
• Técnicas de Simulação:
  • Formalismo de Estabilizador: Utilizado para simulação clássica eficiente de circuitos de Clifford.
  • Amostragem de Importância: Um amostrador de subconjunto de erro é utilizado para estimar eficientemente as taxas de erro lógico em baixas probabilidades de erro físico, focando nas configurações de erro mais prováveis.
  • Procedimentos Simulados:
    1. Passo FT QEC: Uma única rodada de medições de estabilizador (potencialmente adaptativa com uma segunda rodada) para detectar e corrigir erros.
    2. Preparação de Estado Lógico FT: Preparação dos estados lógicos $|0\rangle_L$ e $|+\rangle_L$. Para o código de superfície, isso é projetivo; para o código BS, é unitário (coerente) via preparação de estado GHZ, desde que exista conectividade específica.

Principais Contribuições e Resultados

1. Superioridade da Codificação Híbrida:
   O esquema híbrido (dados LD + ancila ST) supera consistentemente o esquema puramente LD por mais de uma ordem de magnitude. O principal motor é a duração de leitura significativamente menor dos qubits ST ($2,4 \, \mu\text{s}$) em comparação aos qubits LD ($24 \, \mu\text{s}$). No esquema puramente LD, o longo tempo de leitura faz com que os qubits de dados sofram desfasagem total antes que a correção de erro seja concluída, tornando o qubit lógico ineficaz. O esquema híbrido reduz esse tempo de ociosidade, preservando a coerência.

2. Dominância de Erros de Porta sobre Erros de Memória:
   Uma descoberta crítica é que, para códigos de distância-3 nesta arquitetura híbrida, a taxa de erro lógico é fundamentalmente limitada por infidelidades de porta (portas de um e dois qubits), não por erros de memória (desfasagem). Mesmo com tempos de coerência de última geração, a taxa de erro lógico satura em um patamar determinado pelos erros de porta. Isso sugere que, para experimentos de prova de conceito de curto prazo, melhorar a fidelidade da porta é mais impactante do que estender os tempos de coerência.

3. Otimização do Tempo de Integração de Leitura:
   O estudo identifica um compromisso no tempo de integração do qubit ST: tempos de integração mais longos melhoram a fidelidade de leitura, mas aumentam o tempo de ociosidade para os qubits de dados, levando ao desfasagem. Os autores descobrem que o tempo de integração que minimiza a taxa de erro lógico ($\approx 0,88 \, \mu\text{s}$) é menor do que o tempo que minimiza a infidelidade de leitura ($\approx 1,4 \, \mu\text{s}$). No tempo de integração atual de última geração ($2,0 \, \mu\text{s}$), o qubit lógico híbrido supera ligeiramente um qubit LD físico puro (sem proteção de spin-echo).

4. Comparação entre Códigos de Superfície vs. Bacon-Shor:

   • Passo QEC: O código de superfície-17 produz uma taxa de falha lógica ligeiramente inferior à do código BS-17 durante o passo de correção de erro. Essa diferença é atribuída ao processo de decodificação clássica, uma vez que os circuitos quânticos para medição de estabilizadores são idênticos para ambos os códigos neste layout.
   • Preparação de Estado: O código BS-17 demonstra uma vantagem massiva (quase 2 ordens de magnitude) na preparação dos estados lógicos $|0\rangle_L$ e $|+\rangle_L$. Isso ocorre porque o código BS de distância-3 permite a preparação totalmente coerente (unitária) via estados GHZ, enquanto o código de superfície requer medições de estabilizador projetivas. Esta vantagem requer uma conectividade de 6 (layout hexagonal) para permitir portas de emaranhamento direto entre qubits de dados vizinhos na mesma linha.

5. Sensibilidade de Parâmetros:
   A taxa de erro lógico é mais sensível às infidelidades de porta de um único qubit ($p_{1q}$) e infidelidades de porta de dois qubits ($p_{CZ}$). Uma redução simultânea desses erros por um fator de 10 poderia reduzir a taxa de erro lógico abaixo de $10^{-3}$.

Significância e Alegações
O artigo afirma fornecer um roteiro concreto para melhorar o hardware de qubits de spin para QEC. Ele destaca que:

• Alvos de Hardware: O principal gargalo para as taxas de erro lógico em códigos de distância-3 é a infidelidade de porta, especificamente as portas de um e dois qubits.
• Design de Arquitetura: A codificação híbrida (dados LD, ancila ST) é essencial para mitigar o desfasagem durante os ciclos de medição.
• Seleção de Código: Embora o código de superfície seja ligeiramente melhor para a correção de erros, o código Bacon-Shor oferece uma vantagem distinta para a preparação de estado lógico, desde que o hardware suporte a conectividade necessária (emaranhamento direto na linha) para a geração coerente de estados GHZ.
• Viabilidade: Com os parâmetros atuais de última geração, um qubit lógico híbrido pode alcançar uma taxa de erro menor do que um qubit físico, marcando um potencial ponto de break-even para códigos de distância-3.

Os autores permanecem modestos quanto à escalabilidade, observando que, para códigos de maior distância, os erros de memória provavelmente se tornarão dominantes, e correlações de ruído espacial/temporal (não incluídas neste estudo) precisarão ser abordadas. Eles também observam que a vantagem do código Bacon-Shor na preparação de estado depende de uma conectividade específica que pode ser desafiadora de implementar em arranjos 2D padrão sem transporte de elétrons ou designs de rede triangular.