Comparison of spin-qubit architectures for quantum error-correcting codes

Resumen Técnico: Comparación de Arquitecturas de Qubits de Espín para Códigos de Corrección de Errores Cuánticos

Planteamiento del Problema
La realización de la computación cuántica tolerante a fallos (FT) a gran escala requiere tasas de error de qubits físicos por debajo de $10^{-10}$, un umbral que difícilmente será alcanzado por los qubits físicos por sí solos. En consecuencia, la corrección de errores cuánticos (QEC) es esencial para codificar qubits lógicos de forma no local a través de múltiples qubits físicos. Aunque las plataformas de superconductores y de iones atrapados han demostrado la QEC, los qubits de espín en puntos cuánticos (QD) de semiconductores ofrecen una escalabilidad superior y compatibilidad con las tecnologías de fabricación existentes, pero presentan un rezago en las demostraciones experimentales de QEC.

Este estudio aborda los desafíos específicos de la implementación de códigos QEC de distancia-3 en plataformas de qubits de espín de silicio. Investiga cómo diferentes esquemas de codificación de qubits y arquitecturas de código se comportan bajo parámetros experimentales de vanguardia. Específicamente, el artículo compara:

1. Esquemas de Codificación: Un esquema de Loss-DiVincenzo (LD) puro (qubits de Zeeman de un solo electrón) frente a un esquema híbrido (qubits de datos LD combinados con qubits de singlete-triplete (ST) de ancilla).
2. Códigos QEC: El código de superficie (rotado) y el código de Bacon-Shor (BS).

El objetivo principal es identificar los mecanismos de error dominantes, determinar los parámetros de hardware óptimos y evaluar si los qubits lógicos pueden actualmente superar a los qubits físicos (alcanzar el punto de "break-even") en esta arquitectura.

Metodología
Los autores emplean un marco de simulación de circuitos basado en estabilizadores para modelar procedimientos tolerantes a fallos.

• Plataforma Física: Las simulaciones se basan en parámetros de QD de silicio, específicamente pozos cuánticos de Si/SiGe. Se modelan dos tipos de codificación:
  • Qubits LD: Espines de un solo electrón controlados mediante ESR/EDSR, con lectura mediante túnel selectivo de energía.
  • Qubits ST: Espines de dos electrones en dobles QD, controlados mediante acoplamiento de intercambio y gradientes de campo magnético, con lectura mediante bloqueo de espín de Pauli (PSB).
• Arquitectura Híbrida: La disposición propuesta utiliza qubits LD para el almacenamiento de datos (aprovechando tiempos de coherencia más largos) y qubits ST para la ancilla (aprovechando velocidades de lectura más rápidas).
• Modelo de Ruido: La simulación incorpora canales de error de Pauli estocásticos, incluyendo:
  • Errores de preparación de estado y medición.
  • Errores de compuerta de un solo qubit (modelados como errores Y tras rotaciones de $\pm \pi/2$).
  • Errores de compuerta de dos qubits (modelados como errores ZZ tras compuertas CZ).
  • Errores de memoria (inactividad) modelados como dephasing gaussiano ($T_2^*$) dependiente de la duración de la operación.
• Técnicas de Simulación:
  • Formalismo de Estabilizador: Utilizado para la simulación clásica eficiente de circuitos de Clifford.
  • Muestreo de Importancia: Se utiliza un muestreador de subconjuntos de error para estimar eficientemente las tasas de error lógico a bajas probabilidades de error físico, centrándose en las configuraciones de error más probables.
  • Procedimientos Simulados:
    1. Paso de QEC FT: Una sola ronda de mediciones de estabilizador (potencialmente adaptativa con una segunda ronda) para detectar y corregir errores.
    2. Preparación de Estado Lógico FT: Preparación de los estados lógicos $|0\rangle_L$ y $|+\rangle_L$. Para el código de superficie, esto es proyectivo; para el código BS, es unitario (coherente) mediante la preparación de estados GHZ, siempre que exista la conectividad específica.

Contribuciones Clave y Resultados

1. Superioridad de la Codificación Híbrida:
   El esquema híbrido (datos LD + ancilla ST) supera consistentemente al esquema puramente LD por más de un orden de magnitud. El motor principal es la duración de lectura significativamente más corta de los qubits ST ($2.4 \, \mu\text{s}$) en comparación con los qubits LD ($24 \, \mu\text{s}$). En el esquema de todo LD, el largo tiempo de lectura provoca que los qubits de datos pierdan completamente su coherencia (dephase) antes de que se complete la corrección de errores, invalidando el qubit lógico. El esquema híbrido reduce este tiempo de inactividad, preservando la coherencia.

2. Dominancia de los Errores de Compuerta sobre los Errores de Memoria:
   Un hallazgo crítico es que, para los códigos de distancia-3 en esta arquitectura híbrida, la tasa de error lógico está fundamentalmente limitada por las infidelidades de las compuertas (de un solo qubit y de dos qubits), no por los errores de memoria (dephasing). Incluso con tiempos de coherencia de vanguardia, la tasa de error lógico se satura en un suelo determinado por los errores de compuerta. Esto sugiere que, para experimentos de prueba de concepto cercanos, mejorar la fidelidad de las compuertas es más impactante que extender los tiempos de coherencia.

3. Optimización del Tiempo de Integración de Lectura:
   El estudio identifica un compromiso en la lectura del qubit ST: tiempos de integración más largos mejoran la fidelidad de la lectura pero aumentan el tiempo de inactividad para los qubits de datos, provocando dephasing. Los autores encuentran que el tiempo de integración que minimiza la tasa de error lógico ($\approx 0.88 \, \mu\text{s}$) es más corto que el tiempo que minimiza la infidelidad de lectura ($\approx 1.4 \, \mu\text{s}$). Con el tiempo de integración actual de vanguardia ($2.0 \, \mu\text{s}$), el qubit lógico híbrido supera ligeramente a un qubit LD físico sin protección de eco de espín.

4. Comparación de Códigos de Superficie vs. Bacon-Shor:

   • Paso de QEC: El código surface-17 produce una tasa de fallo lógico ligeramente menor que el código BS-17 durante el paso de corrección de errores. Esta diferencia se atribuye al proceso de decodificación clásica, ya que los circuitos cuánticos para medir los estabilizadores son idénticos para ambos códigos en este diseño.
   • Preparación de Estado: El código BS-17 demuestra una ventaja masiva (casi 2 órdenes de magnitud) en la preparación de los estados lógicos $|0\rangle_L$ y $|+\rangle_L$. Esto se debe a que el código BS de distancia-3 permite una preparación totalmente coherente (unitaria) mediante estados GHZ, mientras que el código de superficie requiere mediciones de estabilizador proyectivas. Esta ventaja requiere una conectividad de 6 (diseño hexagonal) para permitir compuertas de entrelazamiento directo entre qubits de datos vecinos en la misma fila.

5. Sensibilidad de Parámetros:
   La tasa de error lógico es más sensible a las infidelidades de las compuertas de un solo qubit ($p_{1q}$) y de las compuertas de dos qubits ($p_{CZ}$). Una reducción simultánea de estos errores por un factor de 10 podría reducir la tasa de error lógico por debajo de $10^{-3}$.

Significancia y Reivindicaciones
El artículo afirma proporcionar una hoja de ruta concreta para mejorar el hardware de qubits de espín para QEC. Destaca que:

• Objetivos de Hardware: El cuello de botella principal para las tasas de error lógico en códigos de distancia-3 es la infidelidad de las compuertas, específicamente las de un solo qubit y de dos qubits.
• Diseño de Arquitectura: La codificación híbrida (datos LD, ancilla ST) es esencial para mitigar el dephasing durante los ciclos de medición.
• Selección de Código: Aunque el código de superficie es ligeramente mejor para la corrección de errores, el código de Bacon-Shor ofrece una ventaja distintiva para la preparación de estados lógicos, siempre que el hardware soporte la conectividad necesaria (entrelazamiento directo en filas) para la generación coherente de estados GHZ.
• Viabilidad: Con los parámetros actuales de vanguardia, un qubit lógico híbrido puede lograr una tasa de error menor que un qubit físico, marcando un posible punto de break-even para códigos de distancia-3.

Los autores mantienen la modestia respecto a la escalabilidad, señalando que, para códigos de mayor distancia, los errores de memoria probablemente serán dominantes, y que las correlaciones de ruido espaciales/temporales (no incluidas en este estudio) deberán abordarse. También observan que la ventaja del código de Bacon-Shor en la preparación de estados depende de una conectividad específica que puede ser difícil de implementar en arreglos 2D estándar sin el transporte de electrones (shuttling) o diseños de red triangular.