Comparison of spin-qubit architectures for quantum error-correcting codes

技术摘要：用于量子纠错码的自旋量子比特架构比较

问题陈述
实现大规模、容错（FT）量子计算需要低于 $10^{-10}$ 的物理量子比特错误率，而仅靠物理量子比特本身很难达到这一阈值。因此，量子纠错（QEC）对于将逻辑量子比特非局部地编码在多个物理量子比特上至关重要。虽然超导和离子阱平台已经展示了 QEC，但半导体量子点（QD）中的自旋量子比特虽然提供了卓越的可扩展性和与现有制造技术兼容性的优势，但在实验性 QEC 展示方面仍处于滞后状态。

本研究旨在解决在硅自旋量子比特平台上实现距离-3 QEC 码的具体挑战。研究调查了不同的量子比特编码方案和代码架构在最先进实验参数下的表现。具体而言，本文比较了：

1. 编码方案： 纯 Loss-DiVincenzo (LD) 方案（单电子塞曼量子比特）与混合方案（LD 数据量子比特结合单态-三态 (ST) 辅助量子比特）。
2. QEC 代码： 表面码（旋转型）和 Bacon-Shor (BS) 码。

主要目标是识别主要的误差机制，确定最优硬件参数，并评估在该架构下逻辑量子比特目前是否能够超越物理量子比特（达到“突破平衡点”）。

方法论
作者采用基于电路的稳定子模拟框架来模拟容错过程。

• 物理平台： 模拟基于硅量子点参数，特别是 Si/SiGe 量子阱。模拟了两种编码类型：
  • LD 量子比特： 通过 ESR/EDSR 控制的单电子自旋，通过能量选择性隧穿进行读取。
  • ST 量子比特： 双量子点中的双电子自旋，通过交换耦合和磁场梯度控制，通过泡利自旋阻塞 (PSB) 进行读取。
• 混合架构： 提出的布局使用 LD 量子比特进行数据存储（利用其较长的相干时间），并使用 ST 量子比特作为辅助量子比特（利用其更快的读取速度）。
• 噪声模型： 模拟包含了随机的泡利误差通道，包括：
  • 状态准备和测量误差。
  • 单量子比特门误差（建模为 $\pm \pi/2$ 旋转后的 Y 误差）。
  • 双量子比特门误差（建模为 CZ 门后的 ZZ 误差）。
  • 记忆（空闲）误差，建模为依赖于操作持续时间的高斯退相干（$T_2^*$）。
• 模拟技术：
  • 稳定子形式化（Stabilizer Formalism）： 用于高效地进行 Clifford 电路的经典模拟。
  • 重要性采样（Importance Sampling）： 利用误差子集采样器，通过专注于最可能的误差配置，在低物理误差概率下高效估计逻辑误差率。
  • 模拟过程：
    1. FT QEC 步骤： 单轮稳定子测量（可能通过第二轮进行自适应）以检测并纠正误差。
    2. FT 逻辑状态准备： 准备逻辑 $|0\rangle_L$ 和 $|+\rangle_L$ 态。对于表面码，这是投影式的；对于 BS 码，这是通过 GHZ 态准备实现的幺正（相干）过程，前提是具备特定的连通性。

核心贡献与结果

1. 混合编码的优越性：
   混合方案（LD 数据 + ST 辅助）的表现始终优于全 LD 方案一个数量级以上。其主要驱动因素是 ST 量子比特显著缩短的读取时间（$2.4 \, \mu\text{s}$）对比 LD 量子比特（$24 \, \mu\text{s}$）。在全 LD 方案中，长达的读取时间导致数据量子比特在纠错完成前就已完全退相干，使得逻辑量子比特失效。混合方案减少了这种空闲时间，从而保护了相干性。

2. 门误差主导于记忆误差：
   研究发现，对于该混合架构中的距离-3 代码，逻辑误差率从根本上受限于门保真度（单量子比特和双量子比特门），而非记忆（退相干）误差。即使使用最先进的相干时间，逻辑误差率也会在由门误差决定的底限处饱和。这表明对于近期的概念验证实验，提高门保真度比延长相干时间更具影响力。

3. 优化读取积分时间：
   研究确定了 ST 量子比特读取中的权衡：较长的积分时间可以提高读取保真度，但会增加数据量子比特的空闲时间，从而导致退相干。作者发现，使逻辑误差率最小化的积分时间（$\approx 0.88 \, \mu\text{s}$）短于使读取不确定性最小化的时间（$\approx 1.4 \, \mu\text{s}$）。在当前最先进的积分时间（$2.0 \, \mu\text{s}$）下，混合逻辑量子比特的表现略优于裸物理 LD 量子比特（未经过自旋回波保护）。

4. 表面码与 Bacon-Shor 码的比较：

   • QEC 步骤： 在纠错步骤期间，surface-17 代码产生的逻辑失败率略低于 BS-17 代码。这种差异归因于经典解码过程，因为在此布局中，两者测量稳定子的量子电路是相同的。
   • 状态准备： BS-17 代码在准备逻辑 $|0\rangle_L$ 和 $|+\rangle_L$ 态方面展现出巨大的优势（接近 2 个数量级）。这是因为距离-3 的 BS 码允许通过 GHZ 态进行完全相干（幺正）准备，而表面码则需要投影式稳定子测量。这种优势需要 6 连通性（六角形布局）来允许在同一行相邻的数据量子比特之间进行直接的纠缠门操作。

5. 参数敏感性：
   逻辑误差率对单量子比特门不确定性（$p_{1q}$）和双量子比特门不确定性（$p_{CZ}$）最为敏感。将这些误差同时降低 10 倍，可以将逻辑误差率降至 $10^{-3}$ 以下。

意义与主张
本文声称为改进用于 QEC 的自旋量子比特硬件提供了一条具体的路线图。它强调了：

• 硬件目标： 距离-3 代码中逻辑误差率的主要瓶颈是门不确定性，特别是单量子比特门和双量子比特门。
• 架构设计： 混合编码（LD 数据，ST 辅助）对于减轻测量循环期间的退相干至关重要。
• 代码选择： 虽然表面码在纠错方面略好，但 Bacon-Shor 码在逻辑状态准备方面提供了明显的优势，前提是硬件支持必要的连通性（直接行间纠缠）以实现相干 GHZ 态生成。
• 可行性： 利用当前最先进的参数，混合逻辑量子比特可以实现比物理量子比特更低的误差率，这标志着距离-3 代码的一个潜在突破平衡点。

作者对可扩展性保持谨慎，指出对于更高距离的代码，记忆误差可能会成为主导因素，并且空间/时间噪声相关性（本研究未包含）需要得到解决。他们还指出，Bacon-Shor 码在状态准备方面的优势依赖于特定的连通性，这在没有电子搬运或三角形晶格设计的情况下，在标准的 2D 阵列中实现起来可能具有挑战性。