Are gate-all-around 2D CFETs the optimal architecture for the A2 node and beyond?

Sintesi Tecnica: Le architetture CFET GAA a 2D sono le ottimali per il nodo A2 e oltre?

Definizione del Problema
Mentre la scalabilità del silicio entra nell'era degli angstrom (nodo A2 e oltre), la scalabilità classica del silicio affronta rendimenti decrescenti dovuti a un severo effetto tunnel quantistico, degradazione della mobilità nei canali sub-3 nm e vincoli indotti dal layout sulla larghezza effettiva del canale ($W_{ch}$). Sebbene i semiconduttori bidimensionali (2D) (es. monolayer MoS$_2$, WSe$_2$) offrano canali atomicamente sottili con un controllo elettrostatico superiore, la loro integrazione nei transistor a campo complementari (CFET) rimane non dimostrata a livello di circuito. Rimane una domanda critica: l'integrazione di canali 2D in un'architettura CFET Gate-All-Around (GAA) standard — ottimizzata per il silicio — fornisce i necessari guadagni di prestazioni, potenza e area (PPA) per soddisfare gli obiettivi del nodo A2, o le non-idealità di integrazione negano i benefici del materiale?

Metodologia
Gli autori impiegano un framework di Design-Technology Co-Optimization (DTCO) multi-scala per valutare i CFET GAA a 2D rispetto agli obiettivi del nodo A2 (Pitch del Polisilicio Contattato [CPP] = 36 nm, Altezza della Cella [CH] = 42 nm).

1. Definizione del Flusso di Integrazione: Viene proposto uno schema di integrazione sequenziale 2D-CFET per superare i colli di bottiglia nei CFET monolitici, specificamente la difficoltà di depositare gate high-$\kappa$/metallo in gap verticali stretti. Questo flusso utilizza un "wafer flip" per processare i dispositivi top (NMOS) e bottom (PMOS) indipendentemente, evitando anneal ad alta temperatura incompatibili con i materiali 2D e abilitando i via gate-to-gate (VGG).
2. Modellazione dei Dispositivi:
   • Simulazioni Ab Initio: Simulazioni di Teoria del Funzionale della Densità (DFT) e della Funzione di Green fuori dall'Equilibrio (NEGF) (usando ATOMOS) modellano il trasporto intrinseco in monolayer MoS$_2$ (nFET) e WSe$_2$ (pFET).
   • Modellazione Compatta: Le caratteristiche intrinseche I-V e C-V sono adattate in un modello compatto BSIM-CMG.
   • Estrazione dei Parassiti: Layout di celle standard (INVD1) dettagliati sono creati per quattro varianti di Design of Experiments (DoE). La resistenza e la capacità parassite vengono estratte utilizzando Synopsys Raphael FX, incorporando esplicitamente la resistenza di contatto ($R_c$) come elemento in serie.
3. Benchmarking del Circuito: I modelli sono simulati in un oscillatore ad anello fan-out-of-3 (FO3) a 15 stadi a $V_{DD}$ = 0,7 V per determinare la corrente di commutazione efficace ($I_{eff}$) e la capacità ($C_{eff}$). Le prestazioni sono messe a confronto con un target di frequenza iso-A2 rispetto al nodo N2.

Contributi Chiave

• Proposta di Flusso di Processo: Il documento delinea un flusso di integrazione sequenziale 2D GAA CFET fattibile, affrontando sfide specifiche come la rimozione dello strato sacrificale, il rilascio del canale senza collasso e la deposizione conforme del metallo per i contatti source/drain (S/D).
• Analisi del Limite di Scalabilità: Gli autori dimostrano che, nonostante la natura atomicamente sottile dei canali 2D, il CPP minimo per i CFET GAA 2D è limitato a ~36 nm, identico ai CFET GAA in silicio. Questo limite è dettato dai vincoli di formazione del contatto (larghezza minima della trincea e protrusione richiesta del foglio) piuttosto che dal potenziale di scalabilità della lunghezza del gate.
• Framework di Valutazione PPA: Una valutazione completa rivela che, sebbene i materiali 2D offrano un'elettrostatica intrinseca superiore, le prestazioni a livello di circuito sono dominate da fattori estrinseci: alta resistenza di contatto e capacità parassite indotte dal layout.

Risultati Chiave

• Collo di Bottiglia della Resistenza di Contatto: Lo studio evidenzia che raggiungere una bassa resistenza di contatto ($R_c$) nei dispositivi 2D è un ostacolo primario. Con una $R_c$ allo stato dell'arte di 42 $\Omega\cdot\mu$m, anche i design più ottimizzati di 2D GAA CFET non riescono a soddisfare il target di frequenza A2.
• Dominanza dei Parassiti: Man mano che la larghezza del canale aumenta per incrementare la corrente di drive, le capacità parassite (gate, via e cablaggio metallico) non scalano verso il basso proporzionalmente. Nei design di base, la capacità parassita è circa sei volte la capacità intrinseca del canale. Sebbene le ottimizzazioni architettoniche (es. strutture Forksheet, tagli di gate separati) migliorino il rapporto $I_{eff}/C_{eff}$, l'overhead assoluto della capacità rimane significativo.
• Varianti di Design (DoE):
  • DoE1 (Baseline): Fallisce significativamente (>50% di carenza di frequenza) a causa della larghezza del canale stretta e degli alti parassiti.
  • DoE2 & DoE3: I cambiamenti architettonici (tagli di gate separati, Forksheet) migliorano la larghezza e riducono le frazioni parassite, avvicinando le prestazioni al target ma rimanendo comunque al di sotto di esso con una $R_c$ realistica.
  • DoE4 (Idealizzato): Raggiunge il target di frequenza A2 solo sotto l'ipotesi ottimistica di $R_c \le 10 \Omega\cdot\mu$m. Con una $R_c$ realistica (42 $\Omega\cdot\mu$m), raggiunge solo il ~90% della velocità target.
• Materiale vs Architettura: L'analisi mostra che i canali 2D stessi non sono il fattore limitante; piuttosto, il mismatch tra l'architettura CFET GAA ottimizzata per il silicio e le proprietà uniche dei materiali 2D (mancanza di drogaggio, fragilità meccanica, sfide di contatto) impedisce la realizzazione dei benefici teorici.

Significato e Rivendicazioni
Il documento conclude che l'inserimento dei soli canali 2D in una convenzionale architettura CFET GAA è insufficiente per estendere la Legge di Moore al nodo A2 e oltre. I benefici attesi dei materiali 2D sono "fortemente vincolati dalle non-idealità", specificamente l'alta resistenza di contatto e le dominanti capacità parassite.

Gli autori sostengono che un progresso significativo richieda un cambio di paradigma:

1. Co-ottimizzazione: L'ottimizzazione simultanea di contatti, trasporto e parassiti è essenziale.
2. Redesign dell'Architettura: I futuri CFET 2D devono allontanarsi dai rigidi template ottimizzati per il silicio. Il documento suggerisce di esplorare "architetture CFET specifiche per il 2D" (es. schemi ibridi planari-verticali, configurazioni a gate condiviso) che disaccoppino il controllo elettrostatico dalla formazione del contatto e riducano l'overhead architettonico.

In definitiva, il documento pone che i CFET 2D rimangono un'opzione credibile per l'era post-A2 solo se l'industria vira verso architetture progettate specificamente per i vincoli unici dei materiali atomicamente sottili, piuttosto che forzarli nei roadmap di scalabilità del silicio esistenti.