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Are gate-all-around 2D CFETs the optimal architecture for the A2 node and beyond?

尽管 2D GAA CFET 为超越 A2 节点的缩放提供了潜在路径，但本研究表明，其电路层面的优势目前受限于高接触电阻和占主导地位的寄生电容，这表明若要取得实质性进展，需要对接触、传输以及 2D 特有架构进行协同优化，而非仅仅依赖于新材料。

原作者： Fengben Xi, Gautam Gaddemane, Anshul Gupta, Sheng Yang, Aryan Afzalian, Quentin Smets, Maarten Van de Put, Kaustuv Banerjee, Tom Schram, Devin Verreck, Ward Janssens, Juergen Boemmels, Xiangyu Wu, Tho

发布于 2026-07-15

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CC BY 4.0

原作者： Fengben Xi, Gautam Gaddemane, Anshul Gupta, Sheng Yang, Aryan Afzalian, Quentin Smets, Maarten Van de Put, Kaustuv Banerjee, Tom Schram, Devin Verreck, Ward Janssens, Juergen Boemmels, Xiangyu Wu, Thomas Chiarella, Jérôme Mitard, Gouri Sankar Kar, Geert Hellings, Cesar Javier Lockhart de la Rosa

原始论文采用 CC BY 4.0 许可（http://creativecommons.org/licenses/by/4.0/）。 ✨ 这是对下方论文的AI生成解释。它不是由作者撰写或认可的。如需技术准确性，请参阅原始论文。阅读完整免责声明

想象一下，计算机芯片的世界就像一座繁忙的城市，数十亿个微小的晶体管就是其中的建筑。几十年来，工程师们一直在缩小这些建筑的尺寸，以便在同样的空间内容纳更多建筑，使这座城市变得更快、更高效。但现在，他们撞上了一堵墙。建筑变得如此之小，以至于物理定律开始发生异常，仅仅通过缩小尺寸已经不再奏效了。

“二维材料”超级英雄登场了。这些是超薄的原子层（就像单层鸡丝网一样），有望成为下一代伟大的建筑材料。它们极其薄，因此即使在微观尺度下也能被完美控制。这篇论文提出的核心问题是：如果我们使用这些二维层构建“全包围栅极”（GAA）塔式结构的下一代城市，它会成为 A2 节点（芯片缩放的下一个重要阶段）的终极解决方案吗？

简短的回答是：还不完全是。 作者认为，虽然这些二维材料非常出色，但如果直接将它们插入目前为硅设计的“蓝图”中，效果并不会像我们预期的那样好。

蓝图：垂直堆叠

把目前的计划想象成一种“互补场效应晶体管”（CFET）。与其让一个 p 型晶体管和一个 n 型晶体管并排坐在地上，不如像双层巴士一样将它们上下堆叠。这样可以节省水平空间。论文提出了一种特定的构建方法，称为“顺序集成”。

想象一下，先建造巴士的上层甲板，然后将整个结构翻转过来，再建造下层甲板。这避免了一个混乱的施工问题：即试图同时在两个甲板周围浇筑混凝土（金属栅极），结果不小心把它们封在一起。通过先后建造它们，过程会更加干净利落。论文概述了一个详细的流程，使用 MoS₂ 和 WSe₂ 作为“楼层”（沟道），并展示了如何进行刻蚀、保护和连接。

现实检查：“接触”问题

就在这里，兴奋感撞上了冰冷的地面。作者进行了大规模模拟，以观察这座新的二维城市与我们今天能建造出的最优秀的硅城市相比表现如何。

他们发现了一个主要的瓶颈：接触（Contacts）。
在硅城市中，你可以生长出一小段“延伸部分”来让连接电源线变得更容易。但在二维材料中，你无法生长出延伸部分；它们只是扁平的薄片。为了连接电源，你必须用金属包裹住薄片的边缘。论文指出，这会造成电力传输中的高电阻“交通拥堵”。

即使你建造了完美的二维塔，与电网的连接也会因为过于笨拙而导致整个系统变慢。论文明确排除了这样一个观点，即二维材料会自动带给我们更小的“接触多晶硅间距”（即栅极之间的最小距离）。他们计算出，对于硅和二维材料，为了让连接正常工作，仍然需要至少 36 nm 的空间。因此，在现阶段，二维材料并不能比硅让建筑排列得更紧密。

性能差距：模拟与梦想

作者并不仅仅是在猜测；他们构建了一个数字化的城市模型。他们模拟了四种不同的设计变体，试图让二维塔变得更宽、更高效：

基础堆叠： 标准的双层结构。
分立栅极： 将栅极切开以节省空间。
分叉片（Forksheet）： 一种精巧的墙体设计，用以挤压出更多宽度。
理想化版本： 一个假设拥有完美接触且没有空间浪费的理论设计。

结果令人清醒。

在他们的模拟中，基础的二维设计未能达到目标速度的 50% 以上。
即使是最先进的设计（DoE4），其假设拥有 0 Ω·μm 的“完美”接触电阻（这在目前尚不存在），也仅仅勉强达到了目标速度。
使用现实的接触电阻 42 Ω·μm（基于目前的实验室结果）时，最好的设计也仅达到了目标速度的约 90%。

论文认为，问题不在于二维材料本身——它本身的工作完成得非常好。问题在于“寄生电容”（来自布线和布局的无用电噪声）以及高接触电阻淹没了其优势。这就像是拥有一台法拉利引擎（二维沟道），却把它装进了一辆有着方轮子和堵塞油路的车里（接触和布局）。

结论：重新思考架构

论文得出结论：仅仅将二维材料直接放入为硅设计的 GAA 架构中，并不是 A2 节点及未来的灵丹妙药。这里的反派角色是“接触电阻”和“寄生电容”。

作者建议，要让二维材料发挥作用，我们不能仅仅微调现有的设计；我们需要发明一种专门针对二维材料的新架构。也许我们应该停止尝试将栅极完全包裹起来（GAA），而是尝试其他方法，或者找到让那些金属接触变得更好、更好的方法。

简而言之：二维材料是一个充满希望的未来，但如果我们试图强行将其塞入旧的硅模具中，它们将无法赢得比赛。我们需要一个全新的模具。

技术摘要：Gate-All-Around 2D CFET 是否为 A2 节点及之后的最佳架构？

问题陈述
随着逻辑缩放进入“埃米时代”（A2 节点及之后），经典的硅缩放面临着严重的量子隧穿效应、亚 3 nm 通道内的迁移率退化以及布局诱导的有效通道宽度（ $W_{ch}$ ）约束，导致收益递减。虽然二维（2D）半导体（如单层 MoS $_2$ 、WSe $_2$ ）提供了具有卓越静电控制能力的原子级薄通道，但将其集成到互补场效应晶体管（CFET）中的方案在电路层面仍未得到验证。一个关键问题仍然存在：将 2D 通道集成到针对硅优化的标准 Gate-All-Around（GAA）CFET 架构中，是否能提供满足 A2 节点目标所需的性能、功耗和面积（PPA）增益，还是集成过程中的非理想性会抵消材料带来的优势？

方法论
作者采用多尺度设计-技术协同优化（DTCO）框架，评估 2D GAA CFET 相对于 A2 节点目标（接触多晶硅间距 [CPP] = 36 nm，单元高度 [CH] = 42 nm）的表现。

集成流程定义： 提出了一种顺序式 2D-CFET 集成方案，以解决单片 CFET 中的瓶颈，特别是难以在狭窄垂直间隙中沉积高- $\kappa$ /金属栅极的问题。该流程利用晶圆翻转技术分别处理顶部（NMOS）和底部（PMOS）器件，避免了与 2D 材料不兼容的高温退火，并实现了栅极间通孔（VGG）。
器件建模：
- 从头算模拟： 使用密度泛函理论（DFT）和非平衡格林函数（NEGF）模拟（使用 ATOMOS）来建模单层 MoS $_2$ （nFET）和 WSe $_2$ （pFET）的本征输运特性。
- 紧凑模型： 将本征 I-V 和 C-V 特性拟合入 BSIM-CMG 紧凑模型。
- 寄生参数提取： 创建了四个实验设计（DoE）变体的详细标准单元布局（INVD1）。使用 Synopsys Raphael FX 提取寄生电阻和电容，并明确将接触电阻（ $R_c$ ）作为串联元件纳入其中。
电路基准测试： 在 $V_{DD}$ = 0.7 V 下，在 15 级 fan-out-of-3 (FO3) 环形振荡器中对模型进行仿真，以确定有效开关电流（ $I_{eff}$ ）和有效电容（ $C_{eff}$ ）。性能相对于 N2 节点的 A2 等频目标进行基准测试。

核心贡献

工艺流程提议： 本文概述了一种可行的 2D GAA CFET 顺序集成流程，解决了 2D 材料面临的具体挑战，如牺牲层去除、通道释放而不塌陷以及源/漏（S/D）接触的共形金属沉积。
缩放极限分析： 作者证明，尽管 2D 通道具有原子级薄的特性，但 2D GAA CFET 的最小 CPP 仍受限于 ~36 nm，这与 Si GAA CFET 相同。这一限制是由接触形成约束（最小沟槽宽度和所需的片层凸出）而非栅极长度缩放潜力决定的。
PPA 评估框架： 全面的评估表明，虽然 2D 材料具有优异的本征静电特性，但电路层面的性能主要受外在因素支配：高接触电阻和布局诱导的寄生电容。

关键结果

接触电阻瓶颈： 研究强调，实现 2D 器件低接触电阻（ $R_c$ ）是主要障碍。在最先进的 42 $\Omega\cdot\mu$ m $R_c$ 下，即使是最优化的 2D GAA CFET 设计也无法达到 A2 频率目标。
寄生效应主导： 随着通过增加通道宽度来提升驱动电流，寄生电容（栅极、通孔和金属布线）并不会按比例缩小。在基准设计中，寄生电容约为本征通道电容的六倍。虽然架构优化（例如 Forksheet 结构、独立的栅极切割）可以改善 $I_{eff}/C_{eff}$ 比率，但绝对电容开销仍然显著。
设计变体 (DoE)：
- DoE1 (基准)： 由于通道宽度过窄和寄生效应过高，表现显著落后（频率缺口 >50%）。
- DoE2 & DoE3： 架构变更（独立栅极切割、Forksheet）增加了宽度并降低了寄生占比，使性能接近目标，但在现实的 $R_c$ 下仍达不到要求。
- DoE4 (理想化)： 仅在假设 $R_c \le 10 \Omega\cdot\mu$ m 的乐观条件下才能达到 A2 频率目标。在现实的 $R_c$ (42 $\Omega\cdot\mu$ m) 下，其仅能达到目标速度的 ~90%。
材料 vs. 架构： 分析表明，2D 通道本身并不是限制因素；相反，是硅优化的 GAA CFET 架构与 2D 材料独特属性（缺乏掺杂、机械脆弱性、接触挑战）之间的不匹配，阻碍了理论收益的实现。

意义与主张
论文得出结论，仅仅将 2D 通道插入传统的 GAA CFET 架构中，不足以将摩尔定律扩展到 A2 节点及以后。预期的 2D 材料收益受到“非理想性”的强烈制约，特别是高接触电阻和占主导地位的寄生电容。

作者认为，实现实质性进展需要一种范式转变：

协同优化： 同时优化接触、输运和寄生参数至关重要。
架构重构： 未来的 2D CFET 必须脱离严格的硅优化模板。论文建议探索“针对 2D 特定的 CFET 架构”（例如，混合平面-垂直方案、共享栅极配置），以实现静电控制与接触形成的分离，并减少架构开销。

最终，本文指出，只有当业界转向专门为原子级薄材料的独特约束而设计的架构，而非强行将其塞入现有的硅缩放路线图时，2D CFET 才能成为 A2 时代及之后一个可靠的选择。

蓝图：垂直堆叠

现实检查：“接触”问题

性能差距：模拟与梦想

结论：重新思考架构

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