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Are gate-all-around 2D CFETs the optimal architecture for the A2 node and beyond?

2D GAA CFET가 A2 노드 너머의 스케일링을 위한 잠재적인 경로를 제공함에도 불구하고, 본 연구는 이러한 소자들의 회로 수준에서의 이점이 현재 높은 접촉 저항과 지배적인 기생 커패시턴스에 의해 제한되어 있음을 밝히고 있으며, 이는 의미 있는 진전이 단순히 새로운 재료에만 의존하기보다는 접촉, 수송 및 2D 특화 구조의 공동 최적화를 필요로 한다는 것을 나타낸다.

원저자: Fengben Xi, Gautam Gaddemane, Anshul Gupta, Sheng Yang, Aryan Afzalian, Quentin Smets, Maarten Van de Put, Kaustuv Banerjee, Tom Schram, Devin Verreck, Ward Janssens, Juergen Boemmels, Xiangyu Wu, Tho

게시일 2026-07-15

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CC BY 4.0

원저자: Fengben Xi, Gautam Gaddemane, Anshul Gupta, Sheng Yang, Aryan Afzalian, Quentin Smets, Maarten Van de Put, Kaustuv Banerjee, Tom Schram, Devin Verreck, Ward Janssens, Juergen Boemmels, Xiangyu Wu, Thomas Chiarella, Jérôme Mitard, Gouri Sankar Kar, Geert Hellings, Cesar Javier Lockhart de la Rosa

원본 논문은 CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/) 라이선스로 제공됩니다. ✨ 이것은 아래 논문에 대한 AI 생성 설명입니다. 저자가 작성하거나 승인한 것이 아닙니다. 기술적 정확성을 위해서는 원본 논문을 참조하세요. 전체 면책 조항 읽기

컴퓨터 칩의 세계를 수십억 개의 아주 작은 트랜지스터가 건물처럼 늘어선 북적이는 도시라고 상상해 보십시오. 수십 년 동안 엔지니어들은 더 많은 건물을 같은 공간에 배치하기 위해 이 건물들을 줄여왔으며, 이를 통해 도시를 더 빠르고 효율적으로 만들었습니다. 하지만 이제 그들은 벽에 부딪혔습니다. 건물이 너무 작아져서 물리 법칙이 문제를 일으키기 시작했고, 단순히 크기를 줄이는 것만으로는 더 이상 효과가 없게 된 것입니다.

여기 "2D 물질"이라는 슈퍼히어로가 등장합니다. 이들은 원자 한 층(마치 단일 층의 닭장 철망과 같은)으로 이루어진 초박형 시트로, 차세대 건축 자재가 될 것을 약속합니다. 이들은 너무 얇아서 미세한 건물 수준에서도 완벽하게 제어될 수 있습니다. 이 논문이 던지는 핵심 질문은 이것입니다: 만약 우리가 다음 세대의 도시를 "Gate-All-Around(GAA)" 타워 설계 방식의 2D 시트를 사용하여 건설한다면, 그것이 A2 노드(칩 스케일링의 다음 단계)를 위한 궁극적인 해결책이 될 것인가?

짧은 답변은? 꼭 그렇지는 않습니다. 저자들은 2D 물질이 환상적이긴 하지만, 실리콘을 위해 설계된 현재의 "설계도"에 이들을 그대로 끼워 넣는 것은 기대만큼 잘 작동하지 않는다고 제안합니다.

설계도: 수직 적층

현재의 계획을 "상보형 FET(Complementary FET, CFET)"라고 생각해보십시오. p형 트랜지스터와 n형 트랜지스터를 지면에 나란히 두는 대신, 마치 2층 버스처럼 서로 위로 쌓아 올리는 방식입니다. 이는 수평 공간을 절약해 줍니다. 이 논문은 "순차적 통합(sequential integration)"이라 불리는 특정 건설 방법을 제안합니다.

버스의 윗층을 먼저 만든 다음, 전체를 뒤집어서 아랫층을 만드는 과정을 상상해 보십시오. 이는 콘크리트(금속 게이트)를 양쪽 층 주위에 한꺼번에 부으려다 실수로 두 층을 하나로 봉쇄해 버리는 복잡한 건설 문제를 피하기 위함입니다. 하나씩 차례대로 건설함으로써 공정은 더 깔lı해집니다. 논문은 MoS₂와 WSe₂ 같은 재료를 "바닥"(채널)으로 사용하는 상세한 흐름을 설명하며, 이를 어떻게 식각하고 보호하며 연결하는지를 보여줍니다.

현실 점검: "접촉(Contact)" 문제

여기서 기대감이 차가운 바닥과 맞닥뜨립니다. 저자들은 이 새로운 2D 도시가 오늘날 우리가 만들 수 있는 최고의 실리콘 도시와 비교했을 때 어떻게 성능을 낼지 확인하기 위해 대규모 시뮬레이션을 수행했습니다.

그들은 주요 병목 현상을 발견했습니다. 바로 **접촉(Contacts)**입니다.
실리콘 도시에서는 전력선을 연결하기 쉽게 만들기 위해 건물에 작은 "연장부(extension)"를 키울 수 있습니다. 하지만 2D 물질의 경우, 연장부를 키울 수 없으며 그저 평평한 시트일 뿐입니다. 전력을 연결하려면 금속을 시트의 가장자리 주위로 감싸야 합니다. 논문은 이것이 전기 흐름에 있어 높은 저항을 가진 "교통 체증"을 유발한다고 제안합니다.

완벽한 2D 타워를 구축한다 하더라도, 전력망과의 연결이 너무 투박하여 전체 시스템의 속도를 늦추게 됩니다. 논문은 2D 물질이 자동으로 "접촉된 폴리 피치(Contacted Poly Pitch, 게이트 사이의 최소 거리)"를 줄여줄 것이라는 생각을 명시적으로 부정합니다. 저자들은 실리콘과 2D 물질 모두에서 연결을 작동시키기 위해 최소 36nm의 공간이 여전히 필요하다고 계산했습니다. 따라서 이 단계에서 2D 물질은 실리콘보다 건물을 더 촘촘하게 배치할 수 있게 해주지 못합니다.

성능 격차: 시뮬레이션 대 꿈

저자들은 단순히 추측한 것이 아니라 디지털 도시 모델을 구축했습니다. 그들은 2D 타워를 더 넓고 효율적으로 만들기 위해 네 가지 다른 설계 변형을 시뮬레이션했습니다:

기본 스택: 표준적인 2층 구조.
분할 게이트(Split Gate): 공간을 절약하기 위해 게이트를 둘로 나름.
포크시트(Forksheet): 폭을 더 좁히기 위한 정교한 벽 설계.
이상적인 버전: 완벽한 접촉과 낭비되는 공간이 없는 이론적 설계.

결과는 냉혹했습니다.

시뮬레이션 결과, 기본 2D 설계는 목표 속도에 50% 이상 미치지 못했습니다.
가장 발전된 설계(DoE4)조차도, 아직 존재하지 않는 "완벽한" 접촉 저항인 0 Ω·μm를 가정했음에도 불구하고 겨우 목표 속도에 턱걸이하는 수준이었습니다.
현재 실험실 결과에 기반한 현실적인 접촉 저항인 42 Ω·μm를 적용했을 때, 최상의 설계는 목표 속도의 약 **90%**에 도달하는 데 그쳤습니다.

논문은 문제가 2D 물질 자체에 있는 것이 아니라고 주장합니다. 2D 물질은 본연의 역할에는 매우 충실합니다. 문제는 "기생 커패시턴스(parasitic capacitance, 배선과 레이아웃에서 발생하는 원치 않는 전기적 노이즈)"와 높은 접촉 저항이 2D 물질의 이점을 억누르고 있다는 점입니다. 이는 마치 페라리 엔진(2D 채널)을 장착했지만, 사각형 바퀴와 막힌 연료 라인을 가진 자동차에 태운 것과 같습니다.

결론: 아키텍처를 재고하라

논문은 단순히 2D 물질을 실리콘용 GAA 아키텍처에 떨어뜨려 놓는 것만으로는 A2 노드와 그 이후를 위한 마법의 해결책이 될 수 없다고 결론짓습니다. 여기서 악당은 "접촉 저항"과 "기생 커패시턴스"입니다.

저자들은 2D 물질을 제대로 작동시키기 위해서는 현재의 설계를 단순히 수정하는 것만으로는 부족하며, 2D 물질에 특화된 새로운 아키텍처를 발명해야 한다고 제안합니다. 어쩌면 게이트를 끝까지 감싸는 방식(GAA)을 포기하고 다른 방식을 시도하거나, 금속 접촉을 훨씬 더 개선할 방법을 찾아야 할지도 모릅니다.

요약하자면, 2D 물질은 유망한 미래이지만, 만약 우리가 기존의 실리콘 틀에 억지로 끼워 맞추려 한다면 경주에서 승리할 수 없을 것입니다. 우리는 완전히 새로운 틀을 만들어야 합니다.

기술 요약: 게이트 올 어라운드(GAA) 2D CFET는 A2 노드 및 그 이후를 위한 최적의 아키텍처인가?

문제 정의
로직 스케일링이 "옹스트롬 시대"(A2 노드 및 그 이후)로 진입함에 따라, 고전적인 실리콘 스케일링은 심각한 양자 터널링, 3nm 미만 채널에서의 이동도 저하, 그리고 레이아웃 유도형 유효 채널 폭( $W_{ch}$ ) 제약으로 인해 수확 체감의 법칙에 직면해 있습니다. 2차원(2D) 반도체(예: 단층 MoS $_2$ , WSe $_2$ )는 원자 단위로 얇은 채널을 통해 우수한 정전기적 제어력을 제공하지만, 이를 상보형 전계효과 트랜지스터(CFET)에 통합하는 것은 아직 회로 수준에서 검증되지 않았습니다. 핵심적인 질문은 다음과 같습니다. 실리콘에 최적화된 표준 GAA CFET 아키텍처에 2D 채널을 통합하는 것이 성능, 전력, 면적(PPA) 이득을 달로 A2 노드 목표를 달성하기 위해 필요한 수준을 제공할 것인가, 아니면 통합 과정의 비이상적 특성들이 재료의 이점을 상쇄할 것인가 하는 점입니다.

방법론
저자들은 A2 노드 목표(Contacted Poly Pitch [CPP] = 36 nm, Cell Height [CH] = 42 nm)와 비교하여 2D GAA CFET를 평가하기 위해 다중 스케일 설계-기술 공동 최적화(DTCO) 프레임워크를 사용합니다.

통합 흐름 정의: 모놀리식(monolithic) CFET의 병목 현상, 특히 좁은 수직 간극 내에 고유전율(high- $\kappa$ )/금속 게이트를 증착하는 어려움을 극복하기 위해 순차적 2D-CFET 통합 방안을 제안합니다. 이 흐름은 웨이퍼 플립(wafer flip) 방식을 사용하여 상단(NMOS) 및 하단(PMOS) 소자를 독립적으로 처리함으로써 2D 재료와 호환되지 않는 고온 열처리 과정을 피하고, 게이트 간 비아(VGG)를 가능하게 합니다.
소자 모델링:
- Ab Initio 시뮬레이션: 밀도 범함수 이론(DFT) 및 비평형 그린 함수(NEGF) 시뮬레이션(ATOMOS 사용)을 사용하여 단층 MoS $_2$ (nFET) 및 WSe $_2$ (pFET)의 고유 수송 특성을 모델링합니다.
- 컴팩트 모델링: 고유 I-V 및 C-V 특성을 BSIM-CMG 컴팩트 모델에 피팅합니다.
- 기생 성분 추출: 네 가지 실험 계획법(DoE) 변형에 대해 상세한 표준 셀 레이아웃(INVD1)을 생성합니다. 접촉 저항( $R_c$ )을 직렬 요소로 명시적으로 포함하여 Synopsys Raphael FX를 통해 기생 저항과 커패시턴스를 추출합니다.
회로 벤치마킹: 모델은 $V_{DD}$ = 0.7 V 조건의 15단 팬아웃-3(FO3) 링 오실레이터에서 시뮬레이션되어 유효 스위칭 전류( $I_{eff}$ )와 커패시턴스( $C_{eff}$ )를 결정합니다. 성능은 N2 노드 대비 A2 등가 주파수 목표를 기준으로 벤치마킹됩니다.

주요 기여

공정 흐름 제안: 저자들은 희생층 제거, 채널 붕괴 없는 채널 해제, 소스/드레인(S/D) 접촉을 위한 컨포멀 금속 증착 등의 특정 과제를 해결하는 실행 가능한 2D GAA CFET 순차적 통합 흐름을 제시합니다.
스케일링 한계 분석: 2D 채널의 원자 단위로 얇은 특성에도 불구하고, 2D GAA CFET의 최소 CPP는 실리콘 GAA CFET와 동일한 약 36 nm로 제한됨을 입증합니다. 이 한계는 게이트 길이 스케일링 잠재력이 아니라 접촉 형성 제약(최소 트렌치 폭 및 요구되는 시트 돌출부)에 의해 결정됩니다.
PPA 평가 프레임워크: 종합적인 평가 결과, 2D 재료가 우수한 고유 정전 특성을 제공함에도 불구하고, 회로 수준의 성능은 외적 요인인 높은 접촉 저항과 레이아웃 유도 기생 커패시턴스에 의해 지배된다는 것을 밝혀냈습니다.

주요 결과

접촉 저항 병목 현상: 연구는 2D 소자에서 낮은 접촉 저항( $R_c$ )을 달성하는 것이 주요 난제임을 강조합니다. 최첨단 $R_c$ 인 42 $\Omega\cdot\mu$ m 수준에서는 가장 최적화된 2D GAA CFET 설계조차 A2 주파수 목표를 달성하지 못합니다.
기생 성분의 지배력: 구동 전류를 높이기 위해 채널 폭을 넓히더라도 기생 커패시턴스(게이트, 비아, 금속 배선)는 비례하여 줄어들지 않습니다. 베이스라인 설계에서 기생 커패시턴스는 고유 채널 커패시턴스의 약 6배에 달합니다. 아키텍처 최적화(예: Forksheet 구조, 별도 게이트 컷)를 통해 $I_{eff}/C_{eff}$ 비율을 개선할 수 있지만, 절대적인 커패시턴스 오버헤드는 여전히 상당합니다.
설계 변형 (DoE):
- DoE1 (베이스라인): 좁은 채널 폭과 높은 기생 성분으로 인해 심각한 성능 미달(주파수 부족 50% 이상)을 보입니다.
- DoE2 & DoE3: 별도 게이트 컷, Forksheet와 같은 아키텍처 변경을 통해 폭을 넓히고 기생 비율을 줄여 성능을 목표치에 근접하게 만들었으나, 현실적인 $R_c$ 조건에서는 여전히 목표에 미치지 못합니다.
- DoE4 (이상적 모델): 낙관적인 $R_c \le 10 \Omega\cdot\mu$ m 가정 하에서만 A2 주파수 목표를 달성합니다. 현실적인 $R_c$ (42 $\Omega\cdot\mu$ m)에서는 목표 속도의 약 90%만을 달성합니다.
재료 vs 아키텍처: 분석 결과, 2D 채널 자체가 제한 요인은 아니며, 오히려 실리콘에 최적화된 GAA CFET 아키텍처와 2D 재료의 고유한 특성(도핑 불가, 기계적 취약성, 접촉 문제) 사이의 불일치가 이론적 이점의 실현을 가로막고 있음을 보여줍니다.

의의 및 주장
본 논문은 단순히 기존의 GAA CFET 아키텍처에 2D 채널을 삽입하는 것만으로는 A2 노드 및 그 이후로 무어의 법칙을 연장하기에 불충분하다고 결론짓습니다. 2D 재료로부터 기대되는 이점은 "비이상적 특성", 특히 높은 접촉 저항과 지배적인 기생 커스턴스에 의해 강력하게 제약받습니다.

저자들은 의미 있는 진전을 위해 패러다임의 전환이 필요하다고 주장합니다:

공동 최적화: 접촉, 수송, 기생 성분에 대한 동시 최적화가 필수적입니다.
아키텍처 재설계: 미래의 2D CFET는 엄격한 실리콘 최적화 템플릿에서 벗어나야 합니다. 논문은 정전 제어와 접촉 형성을 분리하고 아키텍처 오버헤드를 줄일 수 있는 "2D 특화 CFET 아키텍처"(예: 하이브리드 평면-수직 구조, 공유 게이트 구성)를 탐구할 것을 제안합니다.

궁극적으로, 본 논문은 2D CFET가 A2 시대 이후에도 신뢰할 수 있는 옵션으로 남으려면, 산업계가 기존의 실리콘 스케일링 로드맵에 강제로 맞추기보다는 원자 단위로 얇은 재료의 고유한 제약에 특화된 아키텍처를 설계하는 방향으로 전환해야 한다고 역설합니다.

설계도: 수직 적층

현실 점검: "접촉(Contact)" 문제

성능 격차: 시뮬레이션 대 꿈

결론: 아키텍처를 재고하라

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