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Are gate-all-around 2D CFETs the optimal architecture for the A2 node and beyond?

यद्यपि 2D GAA CFETs, A2 नोड से आगे स्केलिंग के लिए एक संभावित मार्ग प्रदान करते हैं, यह अध्ययन प्रकट करता है कि उनके सर्किट-स्तरीय लाभ वर्तमान में उच्च संपर्क प्रतिरोध (contact resistance) और प्रभावी परजीवी धारिता (parasitic capacitances) द्वारा सीमित हैं, जो यह संकेत देता है कि सार्थक प्रगति के लिए केवल नई सामग्री पर निर्भर रहने के बजाय संपर्कों, परिवहन और 2D-विशिष्ट आर्किटेक्चर के सह-अनुकूलन की आवश्यकता है।

मूल लेखक: Fengben Xi, Gautam Gaddemane, Anshul Gupta, Sheng Yang, Aryan Afzalian, Quentin Smets, Maarten Van de Put, Kaustuv Banerjee, Tom Schram, Devin Verreck, Ward Janssens, Juergen Boemmels, Xiangyu Wu, Tho

प्रकाशित 2026-07-15

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CC BY 4.0

मूल लेखक: Fengben Xi, Gautam Gaddemane, Anshul Gupta, Sheng Yang, Aryan Afzalian, Quentin Smets, Maarten Van de Put, Kaustuv Banerjee, Tom Schram, Devin Verreck, Ward Janssens, Juergen Boemmels, Xiangyu Wu, Thomas Chiarella, Jérôme Mitard, Gouri Sankar Kar, Geert Hellings, Cesar Javier Lockhart de la Rosa

मूल पेपर CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/) के तहत लाइसेंस किया गया है। ✨ नीचे दिए गए पेपर की यह व्याख्या AI से तैयार की गई है। इसे लेखकों ने न तो लिखा है, न इसका समर्थन किया है। तकनीकी सटीकता के लिए मूल पेपर देखें। पूरा डिस्क्लेमर पढ़ें

कंप्यूटर चिप्स की दुनिया की कल्पना करें जहाँ अरबों सूक्ष्म ट्रांजिस्टर एक हलचल भरे शहर के रूप में हैं और इमारतें हैं। दशकों से, इंजीनियर इन इमारतों को उसी स्थान में अधिक फिट करने के लिए उन्हें छोटा करते आ रहे हैं, जिससे यह शहर तेज़ और अधिक कुशल बनता जा रहा है। लेकिन अब, वे एक दीवार से टकरा गए हैं। इमारतें इतनी छोटी हो रही हैं कि भौतिकी के नियम काम करने लगते हैं, और केवल उन्हें छोटा करना अब काम नहीं कर रहा है।

यहाँ प्रवेश होता है "2D मटेरियल" सुपरहीरो का। ये परमाणुओं की अत्यंत पतली परतें (जैसे चिकन वायर की एक एकल परत) हैं जो अगले महान निर्माण सामग्री होने का वादा करती हैं। वे इतनी पतली हैं कि उन्हें पूरी तरह से नियंत्रित किया जा सकता है, भले ही इमारतें सूक्ष्म हों। यह पेपर जो बड़ा सवाल पूछता है वह यह है: यदि हम अपने अगले पीढ़ी के शहर को इन 2D परतों का उपयोग करके एक "गेट-ऑल-अराउंड" (GAA) टॉवर डिज़ाइन के साथ बनाते हैं, तो क्या यह A2 नोड (चिप स्केलिंग का अगला बड़ा कदम) के लिए अंतिम समाधान होगा?

संक्षिप्त उत्तर? पूरी तरह से नहीं। लेखक सुझाव देते हैं कि हालांकि ये 2D सामग्रियां शानदार हैं, लेकिन इन्हें सीधे वर्तमान "ब्लूप्रिंट" (जो सिलिकॉन के लिए डिज़ाइन किया गया है) में प्लग करने से उतना अच्छा परिणाम नहीं मिलता जितना हमने उम्मीद की थी।

ब्लूप्रिंट: एक वर्टिकल स्टैक (ऊर्ध्वाधर ढेर)

वर्तमान योजना को एक "कॉम्प्लीमेंट्री FET" (CFET) के रूप में सोचें। एक p-प्रकार के ट्रांजिस्टर और एक n-प्रकार के ट्रांजिस्टर को जमीन पर अगल-बगल रखने के बजाय, हम उन्हें एक डबल-डेकर बस की तरह एक के ऊपर एक रखते हैं। यह क्षैतिज स्थान बचाता है। पेपर एक विशिष्ट निर्माण पद्धति प्रस्तावित करता है जिसे "सीक्वेंशियल इंटीग्रेशन" कहा जाता है।

कल्पore कि आप पहले बस के ऊपरी डेक का निर्माण करते हैं, फिर पूरे ढांचे को पलट देते हैं ताकि निचला डेक बनाया जा सके। यह एक अव्यवद्य निर्माण समस्या से बचने के लिए है जहाँ आप दोनों डेक के चारों ओर एक साथ कंक्रीट (मेटल गेट) डालने की कोशिश करते हैं और गलती से उन्हें एक साथ सील कर देते हैं। उन्हें एक के बाद एक बनाकर, प्रक्रिया अधिक स्वच्छ होती है। पेपर इसके लिए एक विस्तृत प्रवाह (फ्लो) की रूपरेखा तैयार करता है, जिसमें "फ्लोर" (चैनलों) के लिए MoS₂ और WSe₂ जैसी सामग्रियों का उपयोग किया जाता है और यह भी दिखाता है कि उन्हें कैसे नक्काशी (etch), सुरक्षित और कनेक्ट किया जाए।

वास्तविकता की जाँच: "कॉन्टैक्ट" की समस्या

यहीं पर उत्साह वास्तविकता से टकराता। लेखकों ने एक विशाल सिमुलेशन चलाया यह देखने के लिए कि यह नया 2D शहर आज हमारे द्वारा बनाए जा गए सर्वश्रेष्ठ सिलिकॉन शहर की तुलना में कैसा प्रदर्शन करेगा।

उन्होंने एक प्रमुख बाधा पाई: कॉन्टैक्ट्स (संपर्क)।
एक सिलिकॉन शहर में, आप बिजली की लाइन से जुड़ना आसान बनाने के लिए इमारत का एक छोटा "एक्सटेंशन" उगा सकते हैं। लेकिन 2D सामग्रियों के साथ, आप एक्सटेंशन नहीं उगा सकते; वे केवल सपाट शीट हैं। बिजली से जुड़ने के लिए, आपको शीट के किनारे के चारों ओर धातु लपेटनी होगी। पेपर सुझाव देता है कि यह बिजली के लिए एक उच्च-प्रतिरोध वाला "ट्रैफिक जाम" पैदा करता है।

भले ही आप आदर्श 2D टॉवर बना लें, बिजली ग्रिड से कनेक्शन इतना अटपटा है कि पूरा सिस्टम धीमा हो जाता है। पेपर स्पष्ट रूप से इस विचार को खारिज करता है कि 2D सामग्रियां स्वचालित रूप से हमें एक छोटा "कॉन्टैक्टेड पॉली पिच" (गेटों के बीच न्यूनतम दूरी) देंगी। वे गणना करते हैं कि सिलिकॉन और 2D सामग्रियों दोनों के लिए, कनेक्शन को काम करने योग्य बनाने के लिए आपको अभी भी न्यूनतम 36 nm की जगह की आवश्यकता होगी। इसलिए, 2D सामग्रियां इस चरण में आपको सिलिकॉन की तुलना में इमारतों को एक-दूसरे के करीब पैक करने की अनुमति नहीं देती हैं।

प्रदर्शन का अंतर: सिमुलेशन बनाम सपने

लेखकों ने केवल अनुमान नहीं लगाया; उन्होंने शहर का एक डिजिटल मॉडल बनाया। उन्होंने चार अलग-अलग डिज़ाइन वेरिएशंस का सिमुलेशन किया, यह कोशिश करते हुए कि 2D टावरों को अधिक चौड़ा और कुशल बनाया जा सके:

बेसिक स्टैक: केवल मानक डबल-डेकर।
स्प्लिट गेट: जगह बचाने के लिए गेट को दो भागों में काटना।
फोर्कशीट: अधिक चौड़ाई प्राप्त करने के लिए एक फैंसी दीवार डिज़ाइन।
आइडियलाइज्ड वर्जन: एक सैद्धांतिक डिज़ाइन जिसमें परफेक्ट कॉन्टैक्ट्स और कोई बर्बाद हुई जगह नहीं है।

परिणाम निराशाजनक थे।

उनके सिमुलेशन में, बेसिक 2D डिज़ाइन लक्षित गति से 50% से अधिक पीछे रह गया।
सबसे उन्नत डिज़ाइन (DoE4) भी, जिसने "0 Ω·μm का "परफेक्ट" कॉन्टैक्ट रेजिस्टेंस माना था (जो अभी अस्तित्व में नहीं है), मुश्किल से लक्षित गति तक पहुँच पाया।
42 Ω·μm के वास्तविक कॉन्टैक्ट रेजिस्टेंस (वर्तमान लैब परिणामों पर आधारित) के साथ, सर्वश्रेष्ठ डिज़ाइन केवल लक्षित गति के लगभग 90% तक ही पहुँच सका।

पेपर का तर्क है कि समस्या 2D सामग्री की नहीं है—वह वास्तव में अपना काम बहुत अच्छी तरह से कर रही है। समस्या यह है कि "पैरासिटिक कैपेसिटेंस" (वायरिंग और लेआउट से होने वाला अवांछित विद्युत शोर) और उच्च कॉन्टैक्ट रेजिस्टेंस इसके लाभों को दबा रहे हैं। यह एक फेरारी इंजन (2D चैनल) होने जैसा है, लेकिन उसे चौकोर पहियों और बंद फ्यूल लाइन (कॉन्टैक्ट्स और लेआउट) वाली कार में रखने जैसा है।

निष्कर्ष: आर्किटेक्चर पर पुनर्विचार करें

पेपर निष्कर्ष निकालता है कि 2D सामग्रियों को केवल मौजूदा सिलिकॉन-डिज़ाइन किए गए GAA आर्किटेक्चर में डाल देना A2 नोड और उसके आगे के लिए कोई जादुई समाधान नहीं है। "कॉन्टैक्ट रेजिस्टेंस" और "पैरासिटिक कैपेसिटेंस" यहाँ खलनायक हैं।

लेखक सुझाव देते हैं कि 2D सामग्रियों को सफल बनाने के लिए, हम केवल वर्तमान डिज़ाइन में बदलाव नहीं कर सकते; हमें 2D सामग्रियों के लिए विशेष रूप से एक नया आर्किटेक्चर आविष्कार करने की आवश्यकता है। शायद हमें गेट को पूरी तरह से चारों ओर लपेटने (GAA) की कोशिश करने के बजाय कुछ और आज़माना चाहिए, या उन धातु संपर्कों (मेटल कॉन्टैक्ट्स) को बहुत, बहुत बेहतर बनाने का तरीका खोजना चाहिए।

संक्षेप में: 2D सामग्रियां एक आशाजनक भविष्य हैं, लेकिन यदि हम उन्हें पुराने सिलिकॉन सांचे में ढालने की कोशिश करेंगे, तो वे दौड़ नहीं जीत पाएंगे। हमें पूरी तरह से एक नए सांचे की आवश्यकता है।

तकनीकी सारांश: क्या गेट-ऑल-अराउंड (GAA) 2D CFETs, A2 नोड और उसके आगे के लिए इष्टतम आर्किटेक्चर हैं?

समस्या विवरण
जैसे-जैसे लॉजिक स्केलिंग "एंगस्ट्रॉम युग" (A2 नोड और उससे आगे) में प्रवेश कर रही है, क्लासिकल सिलिकॉन स्केलिंग गंभीर क्वांटम टनलिंग, सब-3 nm चैनलों में मोबिलिटी डिग्रेडेशन, और लेआउट-प्रेरित बाधाओं (जैसे प्रभावी चैनल चौड़ाई $W_{ch}$ पर नियंत्रण) के कारण घटते प्रतिफल का सामना कर रही है। जबकि द्वि-आयामी (2D) अर्धचालक (जैसे मोनोलेयर MoS $_2$ , WSe $_2$ ) उत्कृष्ट इलेक्ट्रोस्टैटिक नियंत्रण के साथ परमाणु-स्तर की पतली चैनल प्रदान करते हैं, कंप्लिमेंट्री फील्ड-इफेक्ट ट्रांजिस्टर (CFET) में उनका एकीकरण अभी भी अपुष्ट है। एक महत्वपूर्ण प्रश्न बना हुआ है: क्या सिलिकॉन के लिए अनुकूलित मानक गेट-ऑल-अराउंड (GAA) CFET आर्किटेक्चर में 2D चैनलों को एकीकृत करना, A2 नोड लक्ष्यों को पूरा करने के लिए आवश्यक प्रदर्शन, शक्ति और क्षेत्र (PPA) लाभ प्रदान करता है, या एकीकरण की गैर-आदर्शताएं (non-idealities) सामग्री के लाभों को निष्प्रभावी कर देती हैं?

कार्यप्रणाली
लेखक A2 नोड लक्ष्यों (कॉन्टैक्टेड पॉली पिच [CPP] = 36 nm, सेल हाइट [CH] = 42 nm) के विरुद्ध 2D GAA CFETs का मूल्यांकन करने के लिए एक बहु-स्तरीय डिज़ाइन-टेक्नोलॉजी को-ऑप्टिमाइज़ेशन (DTCO) ढांचे का उपयोग करते हैं।

इंटीग्रेशन फ्लो परिभाषा: मोनोलिथिक CFETs में आने वाली बाधाओं को दूर करने के लिए एक अनुक्रमिक 2D-CFET इंटीग्रेशन स्कीम प्रस्तावित की गई है, विशेष रूप से संकीर्ण ऊर्ध्ध्वाधर अंतराल में हाई- $\kappa$ /मेटल गेट्स को जमा करने की कठिनाई को देखते हुए। यह फ्लो टॉप (NMOS) और बॉटम (PMOS) उपकरणों को स्वतंत्र रूप से प्रोसेस करने के लिए 'वेफर फ्लिप' का उपयोग करता है, जो 2D सामग्रियों के साथ असंगत उच्च-तापमान एनीलिंग से बचता है और गेट-टू-गेट विया (VGG) को सक्षम बनाता है।
डिवाइस मॉडलिंग:
- एब इनिटियो सिमुलेशन: डेंसिटी फंक्शनल थ्योरी (DFT) और नॉन-इक्विलिब्रियम ग्रीन'स फंक्शन (NEGF) सिमुलेशन (ATOMOS का उपयोग करके) मोनोलेयर MoS $_2$ (nFET) और WSe $_2$ (pFET) में अंतर्निहित परिवहन (intrinsic transport) को मॉडल करते हैं।
- कॉम्पैक्ट मॉडलिंग: अंतर्निहित I-V और C-V विशेषताओं को BSIM-CMG कॉम्पैक्ट मॉडल में फिट किया जाता है।
- पैरासिटिक एक्सट्रैक्शन: चार डिज़ाइन ऑफ एक्सपेरिमेंट्स (DoE) वेरिएंट्स के लिए विस्तृत स्टैंडर्ड-सेल लेआउट (INVD1) बनाए गए हैं। पैरासिटिक रेजिस्टेंस और कैपेसिटेंस को सिनॉप्सिस रैफेल FX (Synopsys Raphael FX) का उपयोग करके निकाला गया है, जिसमें संपर्क प्रतिरोध ( $R_c$ ) को एक सीरीज एलिमेंट के रूप में स्पष्ट रूप से शामिल किया गया है।
सर्किट बेंचमार्किंग: प्रदर्शन को N2 नोड के सापेक्ष A2 आइसो-फ्रीक्वेंसी लक्ष्य के विरुद्ध बेंचमार्क करने के लिए, $V_{DD}$ = 0.7 V पर 15-स्टेज फैन-आउट-ऑफ-3 (FO3) रिंग ऑसिलेटर में उनके मॉडल्स का सिम्युलेशन किया गया है ताकि प्रभावी स्विचिंग करंट ( $I_{eff}$ ) और कैपेसिटेंस ( $C_{eff}$ ) निर्धारित किया जा सके।

प्रमुख योगदान

प्रोसेस फ्लो प्रस्ताव: पेपर 2D GAA CFETs के लिए एक व्यवहार्य अनुक्रमिक इंटीग्रेशन फ्लो की रूपरेखा तैयार करता है, जो सैक्रिफिशियल लेयर रिमूवल, चैनल रिलीज बिना कोलैप्स के, और सोर्स/ड्रेन (S/D) कॉन्टैक्ट्स के लिए कन्फॉर्मल मेटल डिपोजिशन जैसी विशिष्ट चुनौतियों का समाधान करता है।
स्केलिंग लिमिट विश्लेषण: लेखक प्रदर्शित करते हैं कि 2D चैनलों की परमाणु-पतली प्रकृति के बावजूद, 2D GAA CFETs के लिए न्यूनतम CPP ~36 nm तक सीमित है, जो कि सिलिकॉन GAA CFETs के समान है। यह सीमा गेट लेंथ स्केलिंग क्षमता के बजाय कॉन्टैक्ट फॉर्मेशन बाधाओं (न्यूनतम ट्रेंच चौड़ाई और आवश्यक शीट प्रोटांशन) द्वारा निर्धारित होती है।
PPA मूल्यांकन ढांचा: एक व्यापक मूल्यांकन प्रकट करता है कि हालांकि 2D सामग्रियां बेहतर अंतर्निहित इलेक्ट्रोस्टैटिक्स प्रदान करती हैं, सर्किट-स्तरीय प्रदर्शन बाह्य कारकों (extrinsic factors) जैसे उच्च संपर्क प्रतिरोध और लेआउट-प्रेरित पैरासिटिक कैपेसिटेंस द्वारा नियंत्रित होता है।

मुख्य परिणाम

संपर्क प्रतिरोध (Contact Resistance) की बाधा: अध्ययन इस बात पर प्रकाश डालता है कि 2D डिवाइसेस में कम संपर्क प्रतिरोध ( $R_c$ ) प्राप्त करना एक प्राथमिक चुनौती है। एक अत्याधुनिक $R_c$ = 42 $\Omega\cdot\mu$ m पर, सबसे अनुकूलित 2D GAA CFET डिजाइन भी A2 फ्रीक्वेंसी लक्ष्य को पूरा करने में विफल रहते हैं।
पैरासिटिक प्रभुत्व: ड्राइव करंट बढ़ाने के लिए जब चैनल की चौड़ाई बढ़ाई जाती है, तो पैरासिटिक कैपेसिटेंस (गेट, विया, और मेटल वायरिंग) आनुपातिक रूप से कम नहीं होता है। बेसलाइन डिजाइनों में, पैरासिटिक कैपेसिटेंस अंतर्निहित चैनल कैपेसिटेंस का लगभग छह गुना है। हालांकि आर्किटेक्चरल ऑप्टिमाइजेशन (जैसे फोर्कशीट स्ट्रक्चर, अलग गेट कट्स) $I_{eff}/C_{eff}$ अनुपात में सुधार करते हैं, लेकिन पूर्ण कैपेसिटेंस ओवरहेड अभी भी महत्वपूर्ण बना रहता है।
डिजाइन वेरिएंट (DoE):
- DoE1 (बेसलाइन): संकीर्ण चैनल चौड़ाई और उच्च पैरासिटिक्स के कारण महत्वपूर्ण रूप से विफल रहता है (>50% फ्रीक्वेंसी शॉर्टफॉल)।
- DoE2 और DoE3: आर्किटेक्चरल परिवर्तन (अलग गेट कट्स, फोर्कशीट) चौड़ाई में सुधार करते हैं और पैरासिटिक अंश को कम करते हैं, जिससे प्रदर्शन लक्ष्य के करीब आता है, लेकिन वास्तविक $R_c$ पर भी लक्ष्य से पीछे रह जाता है।
- DoE4 (आइडियलाइज्ड): केवल एक आशावादी धारणा के तहत, जहाँ $R_c \le 10 \Omega\cdot\mu$ m है, यह A2 फ्रीक्वेंसी लक्ष्य को पूरा करता है। वास्तविक $R_c$ = 42 $\Omega\cdot\mu$ m पर, यह लक्ष्य की गति का केवल ~90% ही प्राप्त करता है।
सामग्री बनाम आर्किटेक्चर: विश्लेषण दिखाता है कि 2D चैनल स्वयं सीमित कारक नहीं हैं; बल्कि, सिलिकॉन-अनुकूलित GAA CFET आर्किटेक्चर और 2D सामग्रियों के अद्वितीय गुणों (डोपिंग का अभाव, मैकेनिकल नाजुकता, कॉन्टैक्ट चुनौतियां) के बीच का बेमेल होना, सैद्धांतिक लाभों को प्राप्त करने से रोकता है।

महत्व और दावे
पेपर निष्कर्ष निकालता है कि केवल मौजूदा सिलिकॉन स्केलिंग रोडमैप में 2D चैनलों को डालने मात्र से मूर के नियम (Moore's Law) को A2 नोड और उससे आगे तक बढ़ाना पर्याप्त नहीं है। अपेक्षित लाभ "गैर-आदर्शताओं" (non-idealities) द्वारा दृढ़ता से बाधित हैं, विशेष रूप से उच्च संपर्क प्रतिरोध और प्रभावी पैरासिटिक कैपेसिटेंस।

लेखक तर्क देते हैं कि सार्थक प्रगति के लिए एक प्रतिमान बदलाव (paradigm shift) आवश्यक है:

को-ऑप्टिमाइज़ेशन: कॉन्टैक्ट्स, ट्रांसपोर्ट और पैरासिटिक्स का एक साथ अनुकूलन अनिवार्य है।
आर्किटेक्चर पुनर्गठन: भविष्य के 2D CFETs को सख्त सिलिकॉन-अनुकूलित टेम्पलेट्स से दूर जाना चाहिए। पेपर "2D-विशिष्ट CFET आर्किटेक्चर" (जैसे हाइब्रिड प्लानर-वर्टिकल स्कीम्स, शेयर्ड-गेट कॉन्फ़िगरेशन) तलाशने का सुझाव देता है जो इलेक्ट्रोस्टैटिक नियंत्रण को कॉन्टैक्ट फॉर्मेशन से अलग करते हैं और आर्किटेक्चरल ओवरहेड को कम करते हैं।

अंततः, पेपर यह प्रतिपादित करता है कि 2D CFETs केवल तभी पोस्ट-A2 युग के लिए एक विश्वसनीय विकल्प बने रहेंगे यदि उद्योग मौजूदा सिलिकॉन स्केलिंग रोडमैप में उन्हें जबरन फिट करने के बजाय, परमाणु-पतली सामग्रियों की अनूठी बाधाओं के लिए विशेष रूप से डिज़ाइन किए गए आर्किटेक्चर की ओर रुख करे।

ब्लूप्रिंट: एक वर्टिकल स्टैक (ऊर्ध्वाधर ढेर)

वास्तविकता की जाँच: "कॉन्टैक्ट" की समस्या

प्रदर्शन का अंतर: सिमुलेशन बनाम सपने

निष्कर्ष: आर्किटेक्चर पर पुनर्विचार करें

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