Are gate-all-around 2D CFETs the optimal architecture for the A2 node and beyond?

Technische Samenvatting: Zijn Gate-All-Around 2D CFETs de Optimale Architectuur voor de A2-node en Verder?

Probleemstelling
Terwijl de klassieke siliciumschaling bij het betreden van het "angstrom-tijdperk" (A2-node en verder) te kampen krijgt met afnemende meeropbrengsten door ernstige kwantumtunneling, mobiliteitsdegradatie in sub-3 nm kanalen en layout-geïnduceerde beperkingen op de effectieve kanaalbreedte ($W_{ch}$), staat de schaling van de klassieke siliciumtechnologie onder druk. Hoewel twee-dimensionale (2D) halfgeleiders (bijv. monolagen MoS$_2$, WSe$_2$) atomair dunne kanalen met superieure elektrostatische controle bieden, blijft hun integratie in Complementary Field-Effect Transistors (CFETs) op circuitniveau onbewezen. Er blijft een kritische vraag bestaan: Levert het integreren van 2D-kanalen in een standaard Gate-All-Around (GAA) CFET-architectuur—geoptimaliseerd voor silicium—de noodzakelijke prestatie-, vermogens- en oppervlaktewinsten (PPA) om de A2-node doelstellingen te behalen, of neutraliseren integratie-onideale eigenschappen de materiaalsvoordelen?

Methodologie
De auteurs maken gebruik van een multi-schaal Design-Technology Co-Optimization (DTCO) framework om 2D GAA CFETs te evalueren tegen de A2-node doelstellingen (Contacted Poly Pitch [CPP] = 36 nm, Cell Height [CH] = 42 nm).

1. Definitie van Integratieproces: Er wordt een sequentieel 2D-CFET integratieschema voorgesteld om knelpunten in monolithische CFETs te overwinnen, specifiek de moeilijkheid van het deponeren van hoog-$\kappa$/metaal-gates in nauwe verticale openingen. Deze flow maakt gebruik van een wafer-flip om top (NMOS) en bottom (PMOS) componenten onafhankelijk te verwerken, waardoor hoge-temperatuur-anneals die incompatibel zijn met 2D-materialen worden vermeden en gate-to-gate vias (VGG) mogelijk worden gemaakt.
2. Device Modellering:
   • Ab Initio Simulaties: Density Functional Theory (DFT) en Non-Equilibrium Green's Function (NEGF) simulaties (gebruikmakend van ATOMOS) modelleren intrinsiek transport in monolagen MoS$_2$ (nFET) en WSe$_2$ (pFET).
   • Compacte Modellering: Intrinsieke I-V en C-V karakteristieken worden gefit in een BSIM-CMG compact model.
   • Parasitaire Extractie: Gedetailleerde standard-cell layouts (INVD1) zijn gecreëerd voor vier Design of Experiments (DoE) varianten. Parasitaire weerstand en capaciteit worden geëxtraheerd met behulp van Synopsys Raphael FX, waarbij contactweerstand ($R_c$) expliciet als een serie-element wordt opgenomen.
3. Circuit Benchmarking: De modellen worden gesimuleerd in een 15-stage fan-out-of-3 (FO3) ringoscillator bij $V_{DD}$ = 0,7 V om de effectieve schakelstroom ($I_{eff}$) en capaciteit ($C_{eff}$) te bepalen. Prestaties worden gebenchmarkt tegen een A2 iso-frequentiedoel ten opzichte van de N2-node.

Belangrijkste Bijdragen

• Voorstel voor Procesflow: Het artikel schetst een haalbaar sequentieel 2D GAA CFET integratieproces, waarbij specifieke uitdagingen worden geadresseerd zoals de verwijdering van offerlagen, kanaalrelease zonder instorting en conformale metaaldepositie voor bron/drain (S/D) contacten.
• Analyse van Schalingslimieten: De auteurs demonstreren dat, ondanks de atomair dunne aard van 2D-kanalen, de minimale CPP voor 2D GAA CFETs beperkt blijft tot ~36 nm, identiek aan Si GAA CFETs. Deze limiet wordt bepaald door contactvormingsbeperkingen (minimale troggreep en vereiste sheet-protrusie) in plaats van het potentieel voor gate-lengte schaling.
• PPA Evaluatie Framework: Een uitgebreide evaluatie onthult dat hoewel 2D-materialen superieure intrinsieke elektrostatica bieden, de prestaties op circuitniveau worden gedomineerd door extrinsieke factoren: hoge contactweerstand en layout-geïnduceerde parasitaire capaciteiten.

Belangrijkste Resultaten

• Contactweerstand Bottleneck: De studie benadrukt dat het bereiken van een lage contactweerstand ($R_c$) in 2D-devices een primaire hindernis is. Bij een state-of-the-art $R_c$ van 42 $\Omega\cdot\mu$m, voldoen zelfs de meest geoptimaliseerde 2D GAA CFET-ontwerpen niet aan de A2-frequentiedoelstelling.
• Dominantie van Parasitica: Naarmate de kanaalbreedte toeneemt om de drive-stroom te verhogen, schalen parasitaire capaciteiten (gate, via en metal wiring) niet proportioneel mee omlaag. In baseline-ontwerpen is de parasitaire capaciteit ongeveer zes keer zo groot als de intrinsieke kanaalcapaciteit. Hoewel architecturale optimalisaties (bijv. Forksheet structuren, gescheiden gate cuts) de $I_{eff}/C_{eff}$ ratio verbeteren, blijft de absolute capaciteitsoverhead aanzienlijk.
• Design Varianten (DoE):
  • DoE1 (Baseline): Faalt significant (>50% frequentietekort) door een smalle kanaalbreedte en hoge parasitica.
  • DoE2 & DoE3: Architecturale wijzigingen (gescheiden gate cuts, Forksheet) verbeteren de breedte en verminderen de parasitaire fracties, waardoor de prestaties dichter bij het doel komen, maar nog steeds tekortschieten bij een realistische $R_c$.
  • DoE4 (Geïdealiseerd): Voldoet alleen aan de A2-frequentiedoelstelling onder een optimistische aanname van $R_c \le 10 \Omega\cdot\mu$m. Bij een realistische $R_c$ (42 $\Omega\cdot\mu$m) wordt slechts ~90% van de doel snelheid behaald.
• Materiaal vs. Architectuur: De analyse toont aan dat de 2D-kanalen zelf niet de limiterende factor zijn; eerder is het de mismatch tussen de voor silicium geoptimaliseerde GAA CFET-architectuur en de unieke eigenschappen van 2D-materialen (gebrek aan doping, mechanische fragiliteit, contactuitdagingen) die de realisatie van theoretische voordelen verhindert.

Betekenis en Claims
Het artikel concludeert dat het simpelweg invoegen van 2D-kanalen in een conventionele GAA CFET-architectuur onvoldoende is om de Wet van Moore te verlengen naar de A2-node en verder. De verwachte voordelen van 2D-materialen worden "sterk beperkt door non-ideale eigenschappen", specif