Are gate-all-around 2D CFETs the optimal architecture for the A2 node and beyond?

技術要約：Gate-All-Around 2D CFETはA2ノードおよびそれ以降における最適なアーキテクチャか？

問題提起
ロジックのスケーリングが「オングストローム時代」（A2ノードおよびそれ以降）に突入する中、従来のシリコンスケーリングは、深刻な量子トンネル効果、3 nm以下のチャネルにおける移動度の低下、およびレイアウトに起因する有効チャネル幅（$W_{ch}$）の制約による、収穫逓減の課題に直面している。二次元（2D）半導体（例：単層MoS$_2$、WSe$_2$）は、原子層レベルで薄いチャネルを提供し、優れた静電制御を実現するが、これらを相補型電界効果トランジスタ（CFET）へ回路レベルで統合することは未だ実証されていない。重要な疑問が残っている。すなわち、シリコン用に最適化された標準的なGate-All-Around（GAA）CFETアーキテクチャに2Dチャネルを組み込むことは、A2ノードの目標を満たすために必要な性能、電力、および面積（PPA）の向上をもたらすのか、それとも統合時の非理想性が材料のメリットを打ち消してしまうのか、という点である。

手法
著者らは、多スケール設計・技術協調最適化（DTCO）フレームワークを用いて、2D GAA CFETをA2ノードのターゲット（コンタクテッド・ポリ・ピッチ [CPP] = 36 nm、セル高さ [CH] = 42 nm）と比較評価する。

1. インテグレーションフローの定義： モノリシックCFETにおけるボトルネック、特に狭い垂直ギャップ内への高$\kappa$/金属ゲートの堆積の困難さを克服するために、逐次的な2D-CFETインテグレーションスキームを提案する。このフローは、ウェハ反転（wafer flip）を利用して、トップ（NMOS）とボトム（PMOS）のデバイスを独立して処理することで、2D材料と互換性のない高温アニールを回避し、ゲート間ビア（VGG）を可能にする。
2. デバイスモデリング：
   • 第一原理シミュレーション： 密度汎関数理論（DFT）および非平衡グリーン関数（NEGF）シミュレーション（ATOMOSを使用）を用いて、単層MoS$_2$（nFET）およびWSe$_2$（pFET）の固有の輸送特性をモデル化する。
   • コンパクトモデリング： 固有のI-V特性およびC-V特性をBSIM-CMGコンパクトモデルにフィッティングさせる。
   • 寄生要素抽出： 4つの実験計画法（DoE）バリアントに対して詳細な標準セルレイアウト（INVD1）を作成する。寄生抵抗および寄生容量は、接触抵抗（$R_c$）を直列要素として明示的に組み込んだSynopsys Raphael FXを用いて抽出する。
3. 回路ベンチマーク： モデルを、$V_{DD}$ = 0.7 Vにおける15段ファンアウトオブ3（FO3）リングオシレータでシミュレートし、有効スイッチング電流（$I_{eff}$）と容量（$C_{eff}$）を決定する。性能は、N2ノードに対するA2アイソ周波数ターゲットに対してベンチマークを行う。

主な貢献

• プロセスフローの提案： 本論文は、犠牲層の除去、チャネル崩壊のないチャネルリリース、およびソース/ドレイン（S/D）コンタクトのためのコンフォーマルな金属堆積といった課題に対処した、実現可能な逐次的2D GAA CFETインテグレーションフローを概説している。
• スケーリング限界の分析： 著者らは、2Dチャネルの原子層レベルの薄さにもかかわらず、2D GAA CFETの最小CPPは約36 nmに制限され、これはSi GAA CFETと同一であることを示している。この限界は、ゲート長のスケーリングポテンシャルではなく、コンタクト形成の制約（最小トレンチ幅および必要なシート突出量）によって規定されている。
• PPA評価フレームワーク： 包括的な評価により、2D材料は優れた固有の静電特性を提供する一方で、回路レベルの性能は外的な要因、すなわち高い接触抵抗とレイアウトに起因する寄生容量によって支配されることが明らかになった。

主な結果

• 接触抵抗のボトルネック： 本研究は、2Dデバイスにおいて低接触抵抗（$R_c$）を達成することが主要な障壁であることを強調している。最先端の$R_c$ = 42 $\Omega\cdot\mu$mにおいては、最も最適化された2D GAA CFET設計であっても、A2周波数ターゲットを満たすことができない。
• 寄生要素の支配： ドライブ電流を高めるためにチャネル幅を拡大すると、寄生容量（ゲート、ビア、および金属配線）は比例して縮小しない。ベースラインの設計では、寄生容量は固有のチャネル容量の約6倍に達する。アーキテクチャの最適化（例：フォークシート構造、分離ゲートカット）は$I_{eff}/C_{eff}$比を改善するが、絶対的な容量オーバーヘッドは依然として大きい。
• 設計バリアント（DoE）：
  • DoE1（ベースライン）： 狭いチャネル幅と高い寄生成分により、大幅な不足（周波数が50%以上不足）が生じる。
  • DoE2 & DoE3： アーキテクチャの変更（分離ゲートカット、フォークシート）により、幅が増加し寄生成分の割合が減少するが、現実的な$R_c$の下では依然として目標に届かない。
  • DoE4（理想化）： 最適な$R_c \le 10 \Omega\cdot\mu$mという楽観的な仮定の下でのみ、A2周波数ターゲットを満たす。現実的な$R_c$（42 $\Omega\cdot\mu$m）では、ターゲット速度の約90%しか達成できない。
• 材料 vs アーキテクチャ： 分析の結果、2Dチャネル自体が制限要因ではないことが示された。むしろ、シリコン用に最適化されたGAA CFETアーキテクチャと、2D材料の特異な性質（ドーピングの欠如、機械的脆弱性、コンタクトの課題）との間のミスマッチが、理論的なメリットの実現を妨げている。

意義および主張
本論文は、従来のGAA CFETアーキテクチャに単に2Dチャネルを挿入するだけでは、A2ノードおよびそれ以降に向けてムーアの法則を継続させるには不十分であると結論付けている。期待される2D材料のメリットは、「非理想性に強く制約されている」、具体的には高い接触抵抗と支配的な寄生容量によるものである。

著者らは、有意義な進展にはパラダイムシフトが必要であると主張している：

1. 協調最適化： コンタクト、輸送、および寄生要素の同時最適化が不可欠である。
2. アーキテクチャの再設計： 将来の2D CFETは、厳格なシリコン最適化テンプレートから脱却しなければならない。本論文は、静電制御とコンタクト形成をデカップル（分離）し、アーキテクチャのオーバーヘッドを削減する「2D特有のCFETアーキテクチャ」（例：ハイブリッド平面・垂直構成、共有ゲート構成）の探索を提案している。

最終的に、本論文は、2D CFETがポストA2時代において信頼できる選択肢であり続けるためには、既存のシリコンスケーリングロードマップに無理に適合させるのではなく、原子層レベルの材料特有の制約に合わせて設計されたアーキテクチャへと業界が舵を切ることが不可欠であると断じている。