A Fully Tunable Ultra-Low Power Current-Mode Memory Cell in Standard CMOS Technology

Resumen Técnico: Una Celda de Memoria en Modo Corriente Ultra-Bajo Consumo y Totalmente Sintonizable en Tecnología CMOS Estándar

Planteamiento del Problema
La rápida expansión de las aplicaciones de computación en el borde (edge computing) y del Internet de las Cosas (IoT) requiere hardware capaz de realizar inferencia y procesamiento de señales directamente en los nodos sensores con una eficiencia energética extrema. Las arquitecturas von Neumann convencionales sufren de la "barrera de memoria", donde la separación física entre las unidades de memoria y procesamiento incurre en costos significativos de energía y latencia debido al movimiento de datos. Si bien la computación en memoria ofrece una solución, los enfoques existentes enfrentan limitaciones distintas:

• Enfoques basados en SRAM digital: Requieren celdas de bits aumentadas para la estabilidad de lectura y sufren de una sobrecarga sustancial de área y potencia por parte de los circuitos periféricos (convertidores, amplificadores de sensores).
• Arreglos cruzados de memristores: Ofrecen alta densidad pero enfrentan desafíos con la variabilidad de los dispositivos, la no linealidad de la programación, las corrientes de camino furtivo (sneak path) y pasos de fabricación que a menudo exceden los procesos CMOS estándar.
• Diseños de disparo Schmitt existentes: Las implementaciones previas en modo voltaje a menudo dependen de resistencias externas, umbrales fijos o un alto consumo de energía. Los diseños en modo corriente, aunque compatibles con la operación en subumbral, típicamente carecen de una sintonización completa de los umbrales y el ancho de histéresis, o consumen energía en el rango de microwatts ($\mu$W) en lugar del rango de nanowatts (nW).

Existe una brecha específica para un primitivo CMOS puro que combine memoria bistable con operación ultra-bajo consumo, capaz de realizar lógica sobre picos (spikes) en ventanas de tiempo arbitrariamente largas sin mecanismos de refresco ni restricciones temporales.

Metodología
Los autores proponen una celda de memoria novedosa, totalmente sintonizable y unipolar, inspirada en el comparador de disparo Schmitt, diseñada en un proceso CMOS estándar de 180 nm utilizando únicamente nueve transistores. El circuito opera enteramente en el dominio de la corriente y utiliza una estructura de retroalimentación de doble Heaviside:

1. Arquitectura Central: El diseño consta de dos elementos de umbralización no lineal interdependientes.
   • Un elemento Heaviside primario se activa cuando la corriente de entrada ($I_{in}$) supera un umbral ($I_{thresh}$), produciendo una corriente de salida ($I_{gain}$).
   • Un elemento Heaviside secundario se coloca en un bucle de retroalimentación, activado por la salida de la primera etapa. Inyecta una corriente de retroalimentación ($I_{width}$) de vuelta a la entrada.
2. Mecanismo de Bistabilidad: La corriente de retroalimentación reduce el umbral de entrada efectivo a $I_{thresh} - I_{width}$, creando un bucle de histéresis. Esto asegura un comportamiento de conmutación bistable donde el circuito mantiene su estado hasta que la entrada cruza el umbral opuesto.
3. Sintonización: Tres parámetros clave son ajustables independientemente mediante corrientes de polarización programables:
   • $I_{thresh}$: Controla el umbral de conmutación alto.
   • $I_{width}$: Controla el ancho de histéresis (y por tanto el umbral de conmutación bajo).
   • $I_{gain}$: Controla la corriente de salida en estado alto.
4. Implementación: El circuito es libre de resistencias y capacitores, dependiendo únicamente de elementos MOSFET estándar operando en el régimen de subumbral. El diseño utiliza una estrategia conservadora de dimensionamiento de transistores (por ejemplo, 5 $\mu$m de ancho) para mitigar el desajuste y los efectos de canal corto, priorizando la robustez y el bajo consumo sobre el alto ancho de banda (limitado a ~1 kHz).

Contribuciones Clave

• Disparo Schmitt en Modo Corriente Ultra-Bajo Consumo: Una implementación de nueve transistores que logra un consumo de energía en el rango de nanowatts (1 nW a 10 nW), significativamente menor que los diseños previos en modo corriente (típicamente $\mu$W a mW).
• Sintonización Totalmente Independiente: A diferencia de diseños anteriores, este circuito permite el control independiente de la corriente umbral, el ancho de histéresis y la ganancia de salida únicamente mediante corrientes de polarización.
• Familia de Lógica Basada en Picos: Los autores demuestran una familia completa de puertas lógicas elementales (AND, OR, NAND, NOR, XOR) basadas en esta celda de memoria. Estas puertas utilizan un esquema de codificación de corriente de tres niveles (0 pA, 250 pA, 500 pA) para representar picos negativos, estados de reposo y picos positivos dentro de un dominio de corriente estrictamente positivo.
• Memoria Persistente sin Refresco: La naturaleza bistable de la celda le permite retener la polaridad del último pico recibido indefinidamente. Esto habilita operaciones lógicas asíncronas que comparan polaridades de picos sin necesidad de ventanas temporales o circuitos de refresco, una capacidad no demostrada previamente en lógica CMOS pura basada en picos.
• Unidad Recurrente de Memoria Bistable (BMRU): El circuito sirve como primitiva para las BMRU en redes neuronales analógicas, donde los estados ocultos cuantizados proporcionan inmunidad inherente al ruido.

Resultados
Las simulaciones se realizaron utilizando SPICE con modelos X-FAB de 180 nm a una alimentación de 1.8 V:

• Histéresis y Estabilidad: El circuito exhibe un comportamiento bistable claro con transiciones agudas. Los barridos DC confirman dos estados estables con una histéresis bien definida.
• Robustez: El análisis de Monte Carlo bajo variación de proceso de 3$\sigma$ muestra que el circuito mantiene un comportamiento de conmutación correcto con solo desviaciones menores (decenas de pA) en los umbrales y niveles de salida. El diseño también es resiliente a variaciones de temperatura, con condiciones operativas típicas que permanecen muy por debajo de 80°C.
• Sintonización: Barridos sistemáticos de corrientes de polarización confirman que $I_{gain}$, $I_{thresh}$ e $I_{width}$ controlan sus respectivos parámetros (nivel de salida, umbral, ancho de histéresis) de manera lineal e independiente, con errores relativos que permanecen bajos (por ejemplo, < 6% en los máximos probados).
• Operaciones Lógicas: Las simulaciones SPICE de las cinco puertas lógicas fundamentales confirman la funcionalidad correcta. Las puertas responden selectivamente a la polaridad del último pico en cada entrada, con salidas que persisten indefinidamente hasta la llegada de nuevos picos. El consumo de energía para estas puertas permanece en el rango de decenas de nW.

Significado y Afirmaciones
El artículo posiciona este diseño como un bloque de construcción versátil para procesadores neuromórficos de próxima generación que integran memoria, lógica y computación recurrente.

• Ocupación de Nicho: El diseño ocupa un nicho distinto entre los enfoques de memristores (alta densidad pero alta variabilidad/fabricación no estándar) y los enfoques basados en SRAM (confiables pero con alto costo de área/potencia). Ofrece una implementación CMOS pura con operación en nanowatts y retención de estado persistente.
• Procesamiento Asíncrono: Al eliminar la necesidad de ventanas temporales, el circuito habilita un procesamiento ultra-escaso, asíncrono y basado en eventos, donde se consume energía solo durante las transiciones de picos.
• Co-diseño Hardware-Software: Los autores notan que este circuito ha sido empleado en una demostración de co-diseño hardware-software para la detección de palabras clave, logrando una precisión superior al 90% con un consumo de energía de ~100 nW, lo que sugiere una mejora potencial de tres órdenes de magnitud sobre implementaciones TinyML comparables.
• Limitaciones: Los autores reconocen explícitamente limitaciones, incluyendo la operación unipolar (solo corrientes positivas) y una compensación entre la frecuencia de operación, el número/tamaño de transistores y el consumo de energía. El ancho de banda actual está limitado a aproximadamente 1 kHz, lo cual es adecuado para aplicaciones biomédicas y de borde con intervención humana, pero no para lógica digital de alta velocidad.

En resumen, el trabajo demuestra que un disparo Schmitt en modo corriente, compacto y totalmente sintonizable, puede servir como una primitiva fundamental para la computación neuromórfica asíncrona ultra-bajo consumo, superando la "barrera de memoria" y las limitaciones de las tecnologías existentes de computación en memoria mediante la integración CMOS estándar.