A Fully Tunable Ultra-Low Power Current-Mode Memory Cell in Standard CMOS Technology

技術概要：標準 CMOS 技術における完全に調整可能な超低消費電力電流モードメモリセル

問題定義
エッジコンピューティングとモノのインターネット（IoT）アプリケーションの急速な拡大は、センサーノードにおいて極めて高いエネルギー効率で推論と信号処理を直接実行できるハードウェアを必要としています。従来のフォン・ノイマン型アーキテクチャは、「メモリウォール」に悩まされており、メモリと処理ユニットの物理的な分離により、データ移動に起因する大きなエネルギー消費と遅延コストが発生します。メモリ内計算は解決策を提供しますが、既存のアプローチには明確な限界があります：

• デジタル SRAM ベースのアプローチ： 読み出し安定性のために拡張されたビットセルを必要とし、周辺回路（コンバータ、センスアンプ）からの大幅な面積および電力オーバーヘッドに悩まされます。
• メムリスタクロスバーアレイ： 高密度を提供しますが、デバイスのばらつき、プログラミングの非線形性、スニークパス電流、および標準 CMOS プロセスをしばしば超える製造工程といった課題に直面しています。
• 既存のシュミットトリガ設計： 従来の電圧モード実装は、外部抵抗、固定しきい値、または高消費電力に依存することが多いです。電流モード設計はサブスレッショルド動作と互換性がありますが、しきい値とヒステリシス幅の完全な調整性が欠けているか、マイクロワット（$\mu$W）範囲ではなくナノワット（nW）範囲で消費電力を要する傾向があります。

バイアス機構や時間的制約なしに任意に長い時間窓でスパイク上の論理を実行でき、双安定メモリと超低消費電力動作を組み合わせる純粋な CMOS プリミティブに対する特定のギャップが存在します。

手法
著者は、標準 180 nm CMOS プロセスで 9 個のトランジスタのみを使用して設計された、シュミットトリガコンパレータに着想を得た新規の、完全に調整可能な単極性メモリセルを提案します。この回路は完全に電流ドメインで動作し、二重ヘビサイドフィードバック構造を利用します：

1. コアアーキテクチャ： 設計は、相互に依存する 2 つの非線形しきい値要素で構成されます。
   • 一次ヘビサイド要素は、入力電流（$I_{in}$）がしきい値（$I_{thresh}$）を超えたときに活性化し、出力電流（$I_{gain}$）を生成します。
   • 二次ヘビサイド要素は、第一段階の出力によってトリガされるフィードバックループ内に配置され、フィードバック電流（$I_{width}$）を入力側に再注入します。
2. 双安定メカニズム： フィードバック電流は実効入力しきい値を $I_{thresh} - I_{width}$ に低下させ、ヒステリシスループを形成します。これにより、入力が反対側のしきい値を越えるまで回路が状態を保持する双安定スイッチング動作が保証されます。
3. 調整性： 3 つの主要パラメータは、プログラム可能なバイアス電流によって独立して調整可能です。
   • $I_{thresh}$：高スイッチングしきい値を制御します。
   • $I_{width}$：ヒステリシス幅（したがって低スイッチングしきい値）を制御します。
   • $I_{gain}$：高状態出力電流を制御します。
4. 実装： この回路は抵抗やコンデンサを含まず、サブスレッショルド領域で動作する標準 MOSFET 要素のみに依存しています。設計は、ミスマッチと短チャネル効果を軽減するために保守的なトランジスタサイジング戦略（例：5 $\mu$m の幅）を採用しており、高帯域幅（約 1 kHz に制限）よりも堅牢性と低消費電力を優先しています。

主要な貢献

• 超低消費電力電流モードシュミットトリガ： ナノワット範囲（1 nW から 10 nW）の消費電力を達成する 9 トランジスタ実装。これは従来の電流モード設計（通常 $\mu$W から mW）よりも著しく低い値です。
• 完全な独立調整性： 以前の設計とは異なり、この回路はバイアス電流のみを通じてしきい値電流、ヒステリシス幅、および出力利得を独立して制御することを可能にします。
• スパイクベース論理ファミリー： 著者は、このメモリセルに基づいた基本論理ゲート（AND、OR、NAND、NOR、XOR）の完全なファミリーを実証します。これらのゲートは、厳密に正の電流ドメイン内で負のスパイク、静止状態、正のスパイクを表すために、3 段階電流符号化方式（0 pA、250 pA、500 pA）を利用します。
• リフレッシュなしの永続メモリ： セルの双安定性により、最後に受信したスパイクの極性を無限に保持できます。これにより、時間窓やリフレッシュ回路を必要とせずにスパイク極性を比較する非同期論理操作が可能となり、純粋な CMOS スパイクベース論理において以前に実証されたことのない機能です。
• 双安定メモリ再帰ユニット（BMRU）： この回路は、量子化された隠れ状態が本質的なノイズ耐性を提供するアナログニューラルネットワークにおける BMRU のプリミティブとして機能します。

結果
SPICE を用いて、1.8 V 電源で X-FAB 180 nm モデルによるシミュレーションが実施されました：

• ヒステリシスと安定性： 回路は明確な双安定動作と鋭い遷移を示します。DC スイープは、明確に定義されたヒステリシスを有する 2 つの安定状態を確認します。
• 堅牢性： 3$\sigma$ プロセス変動下でのモンテカルロ分析により、回路はしきい値と出力レベルにおけるわずかな偏差（数十 pA）のみで正しいスイッチング動作を維持することが示されました。設計は温度変動に対しても耐性があり、典型的な動作条件は 80°C を十分に下回っています。
• 調整性： バイアス電流の体系的なスイープにより、$I_{gain}$、$I_{thresh}$、および$I_{width}$がそれぞれ対応するパラメータ（出力レベル、しきい値、ヒステリシス幅）を線形的かつ独立に制御することが確認されました。相対誤差は低く維持されました（例：テスト最大値で 6% 未満）。
• 論理演算： 5 つの基本論理ゲートの SPICE シミュレーションは、正しい機能を確認しました。これらのゲートは、各入力における最後のスパイクの極性に選択的に応答し、新しいスパイクが到着するまで出力は無限に持続します。これらのゲートの消費電力は数十 nW 範囲に留まります。

意義と主張
本論文は、メモリ、論理、再帰計算を統合する次世代ニューモルフィックプロセッサのための多用途な構築ブロックとしてこの設計を位置づけています。

• ニッチの占有： この設計は、高密度だが高ばらつき/非標準製造を伴うメムリスタアプローチと、信頼性が高いが面積/電力コストが高い SRAM ベースのアプローチの間の明確なニッチを占有しています。ナノワット動作と永続状態保持を備えた純粋な CMOS 実装を提供します。
• 非同期処理： 時間窓の必要性を排除することで、電力がスパイク遷移時のみ消費される超疎な非同期イベント駆動処理を可能にします。
• ハードウェア・ソフトウェア協調設計： 著者は、この回路がキーワード spotting 向けのハードウェア・ソフトウェア協調設計デモンストレーションに採用され、約 100 nW の消費電力で 90% 以上の精度を達成したと指摘しており、同様の TinyML 実装と比較して 3 桁の改善が示唆されます。
• 限界： 著者は、単極性動作（正の電流のみ）および動作周波数、トランジスタ数/サイズ、消費電力の間のトレードオフを含む限界を明示的に認めています。現在の帯域幅は約 1 kHz に制限されており、生体医療および人間関与型エッジアプリケーションには適していますが、高速デジタル論理には適していません。

要約すると、この研究は、コンパクトで完全に調整可能な電流モードシュミットトリガが、標準 CMOS 統合を通じて「メモリウォール」と既存のメモリ内計算技術の限界を克服し、超低消費電力・非同期ニューモルフィックコンピューティングのための基本的なプリミティブとなり得ることを実証しています。