A Fully Tunable Ultra-Low Power Current-Mode Memory Cell in Standard CMOS Technology

기술 요약: 표준 CMOS 기술 기반의 완전히 튜닝 가능한 초저전력 전류 모드 메모리 셀

문제 제기
에지 컴퓨팅과 사물인터넷 (IoT) 응용 분야의 급속한 확장은 센서 노드에서 직접 추론 및 신호 처리를 수행할 수 있으며 극도의 에너지 효율성을 갖춘 하드웨어를 필요로 합니다. 기존의 폰 노이만 아키텍처는 메모리와 처리 유닛의 물리적 분리로 인해 데이터 이동에 따른 상당한 에너지 및 지연 비용이 발생하는 '메모리 벽'으로 고통받고 있습니다. 메모리 내 컴퓨팅이 해결책을 제시하지만, 기존 접근 방식들은 다음과 같은 고유한 한계에 직면해 있습니다:

• 디지털 SRAM 기반 접근 방식: 읽기 안정성을 위해 증폭된 비트셀이 필요하며, 주변 회로 (컨버터, 센스 앰프) 로부터 상당한 면적 및 전력 오버헤드를 겪습니다.
• 멤리스터 크로스바 어레이: 높은 밀도를 제공하지만 소자 변동성, 프로그래밍 비선형성, 슬립 경로 전류, 그리고 종종 표준 CMOS 공정을 초과하는 제조 단계 등의 과제를 안고 있습니다.
• 기존 슈미트 트리거 설계: 이전의 전압 모드 구현은 종종 외부 저항, 고정 임계값, 또는 높은 전력 소비에 의존합니다. 전류 모드 설계는 서브쓰레숄드 동작과 호환되지만, 일반적으로 임계값과 히스테리시스 폭의 완전한 튜닝이 부족하거나 마이크로와트 ($\mu$W) 범위가 아닌 나노와트 (nW) 범위에서 전력을 소비합니다.

비휘발성 메모리와 초저전력 동작을 결합하고, 리프레시 메커니즘이나 시간적 제약 없이 임의의 긴 시간 창에서 스파이크에 대한 논리를 수행할 수 있는 순수 CMOS 원시 요소에 대한 구체적인 공백이 존재합니다.

방법론
저자들은 표준 180 nm CMOS 공정에서 9 개의 트랜지스터만을 사용하여 설계된, 슈미트 트리거 비교기에 영감을 받은 새로운 완전히 튜닝 가능한 단극성 메모리 셀을 제안합니다. 이 회로는 완전히 전류 영역에서 동작하며 이중 헤비사이드 피드백 구조를 활용합니다:

1. 핵심 아키텍처: 설계는 두 개의 상호 의존적인 비선형 임계값 요소로 구성됩니다.
   • 주 헤비사이드 요소는 입력 전류 ($I_{in}$) 가 임계값 ($I_{thresh}$) 을 초과할 때 활성화되어 출력 전류 ($I_{gain}$) 를 생성합니다.
   • 이차 헤비사이드 요소는 첫 번째 단계의 출력에 의해 트리거되는 피드백 루프에 배치되어 피드백 전류 ($I_{width}$) 를 입력으로 다시 주입합니다.
2. 이중 안정성 메커니즘: 피드백 전류는 유효 입력 임계값을 $I_{thresh} - I_{width}$로 낮춰 히스테리시스 루프를 생성합니다. 이는 회로가 반대 임계값을 가로지를 때까지 상태를 유지하는 이중 안정성 스위칭 동작을 보장합니다.
3. 튜닝 가능성: 세 가지 주요 매개변수는 프로그래밍 가능한 바이어스 전류를 통해 독립적으로 조정 가능합니다:
   • $I_{thresh}$: 고전환 임계값을 제어합니다.
   • $I_{width}$: 히스테리시스 폭 (따라서 저전환 임계값) 을 제어합니다.
   • $I_{gain}$: 고상태 출력 전류를 제어합니다.
4. 구현: 이 회로는 저항과 커패시터가 없으며, 서브쓰레숄드 영역에서 동작하는 표준 MOSFET 요소에만 의존합니다. 설계는 불일치 및 단채널 효과를 완화하기 위해 보수적인 트랜지스터 크기 조정 전략 (예: 5 $\mu$m 폭) 을 사용하며, 높은 대역폭 (~1 kHz 로 제한됨) 보다 견고성과 저전력을 우선시합니다.

주요 기여

• 초저전력 전류 모드 슈미트 트리거: 나노와트 범위 (1 nW ~ 10 nW) 의 전력 소모를 달성하는 9 트랜지스터 구현으로, 기존 전류 모드 설계 (일반적으로 $\mu$W ~ mW) 보다 현저히 낮습니다.
• 완전한 독립적 튜닝 가능성: 이전 설계들과 달리, 이 회로는 바이어스 전류만을 통해 임계값 전류, 히스테리시스 폭, 그리고 출력 게인을 독립적으로 제어할 수 있습니다.
• 스파이크 기반 논리 패밀리: 저자들은 이 메모리 셀을 기반으로 한 기본 논리 게이트 (AND, OR, NAND, NOR, XOR) 의 완전한 패밀리를 시연합니다. 이러한 게이트는 양의 전류 영역 내에서 음의 스파이크, 휴지 상태, 양의 스파이크를 표현하기 위해 3 단계 전류 인코딩 방식 (0 pA, 250 pA, 500 pA) 을 활용합니다.
• 리프레시 없는 영구 메모리: 셀의 이중 안정성 특성으로 인해 마지막에 수신된 스파이크의 극성을 무한히 유지할 수 있습니다. 이는 시간 창이나 리프레시 회로 없이 스파이크 극성을 비교하는 비동기 논리 연산을 가능하게 하며, 이는 순수 CMOS 스파이크 기반 논리에서 이전에 시연되지 않은 기능입니다.
• 이중 안정성 메모리 재귀 단위 (BMRU): 이 회로는 양자화된 숨은 상태가 내재된 잡음 면역성을 제공하는 아날로그 신경망의 BMRU 를 위한 원시 요소로 작용합니다.

결과
SPICE 를 사용하여 X-FAB 180 nm 모델로 1.8 V 전원에서 시뮬레이션이 수행되었습니다:

• 히스테리시스 및 안정성: 회로는 날카로운 전이를 가진 명확한 이중 안정성 거동을 보입니다. DC 스윕은 잘 정의된 히스테리시스를 가진 두 개의 안정 상태를 확인시켜 줍니다.
• 견고성: 3$\sigma$ 공정 변동 하의 몬테카를로 분석은 임계값과 출력 레벨에서 수십 pA 의 작은 편차만으로도 회로가 올바른 스위칭 동작을 유지함을 보여줍니다. 설계는 온도 변동에도 강인하며, 일반적인 동작 조건은 80°C 를 훨씬 밑돕니다.
• 튜닝 가능성: 바이어스 전류의 체계적인 스윕은 $I_{gain}$, $I_{thresh}$, $I_{width}$가 각각의 매개변수 (출력 레벨, 임계값, 히스테리시스 폭) 를 선형적이고 독립적인 방식으로 제어함을 확인시켜 주며, 상대 오차는 테스트 최대치에서 낮게 유지됩니다 (예: < 6%).
• 논리 연산: 다섯 가지 기본 논리 게이트의 SPICE 시뮬레이션은 올바른 기능을 확인시켜 줍니다. 게이트는 각 입력의 마지막 스파이크 극성에 선택적으로 반응하며, 새로운 스파이크가 도착할 때까지 출력이 무한히 유지됩니다. 이러한 게이트의 전력 소모는 수십 nW 범위에 머뭅니다.

의의 및 주장
이 논문은 이 설계를 메모리, 논리, 재귀 연산을 통합하는 차세대 뉴로모픽 프로세서의 다목적 빌딩 블록으로 위치시킵니다.

• 니치 점유: 이 설계는 멤리스터 접근 방식 (높은 밀도이지만 높은 변동성/비표준 제조) 과 SRAM 기반 접근 방식 (신뢰성 높지만 높은 면적/전력 비용) 사이의 고유한 니치를 차지합니다. 나노와트 동작과 영구 상태 유지를 제공하는 순수 CMOS 구현을 제시합니다.
• 비동기 처리: 시간 창화의 필요성을 제거함으로써, 전력 소비가 스파이크 전이 동안에만 발생하는 초희소 비동기 이벤트 기반 처리를 가능하게 합니다.
• 하드웨어 - 소프트웨어 공동 설계: 저자들은 이 회로가 키워드 스포팅을 위한 하드웨어 - 소프트웨어 공동 설계 데모에 활용되었으며, ~100 nW 전력 소모에서 90% 이상의 정확도를 달성했다고 언급하며, 이는 유사한 TinyML 구현 대비 약 3 차수 개선 가능성을 시사합니다.
• 한계: 저자들은 단극성 동작 (양의 전류만) 과 동작 주파수, 트랜지스터 수/크기, 전력 소비 간의 트레이드오프를 포함한 한계를 명시적으로 인정합니다. 현재 대역폭은 약 1 kHz 로 제한되어 생체의학 및 인간 - 루프 에지 응용에는 적합하지만 고속 디지털 논리에는 적합하지 않습니다.

요약하자면, 이 작업은 컴팩트하고 완전히 튜닝 가능한 전류 모드 슈미트 트리거가 표준 CMOS 통합을 통해 '메모리 벽'과 기존 메모리 내 컴퓨팅 기술의 한계를 극복하며 초저전력 비동기 뉴로모픽 컴퓨팅을 위한 근본적인 원시 요소로 작용할 수 있음을 보여줍니다.