A Fully Tunable Ultra-Low Power Current-Mode Memory Cell in Standard CMOS Technology

Resumo Técnico: Uma Célula de Memória em Modo de Corrente Ultra-Baixo Consumo e Totalmente Sintonizável em Tecnologia CMOS Padrão

Declaração do Problema
A rápida expansão das aplicações de computação de borda e da Internet das Coisas (IoT) exige hardware capaz de realizar inferência e processamento de sinais diretamente nos nós sensores com eficiência energética extrema. As arquiteturas convencionais de von Neumann sofrem com a "parede de memória", onde a separação física entre unidades de memória e processamento incorre em custos significativos de energia e latência devido ao movimento de dados. Embora a computação em memória ofereça uma solução, as abordagens existentes enfrentam limitações distintas:

• Abordagens baseadas em SRAM digital: Requerem células de bit aumentadas para estabilidade de leitura e sofrem com sobrecarga substancial de área e potência proveniente de circuitos periféricos (conversores, amplificadores de senso).
• Arranjos cruzados memristivos: Oferecem alta densidade, mas enfrentam desafios com variabilidade de dispositivos, não linearidade de programação, correntes de caminho furtivo e etapas de fabricação que frequentemente excedem os processos CMOS padrão.
• Projeto existentes de Disparador Schmitt: Implementações anteriores em modo de tensão frequentemente dependem de resistores externos, limiares fixos ou alto consumo de energia. Projetos em modo de corrente, embora compatíveis com operação em sublimiar, tipicamente carecem de sintonização completa dos limiares e da largura de histerese ou consomem energia na faixa de microwatts ($\mu$W) em vez da faixa de nanowatts (nW).

Existe uma lacuna específica para um primitivo CMOS puro que combine memória bistável com operação ultra-baixo consumo, capaz de realizar lógica sobre picos em janelas de tempo arbitrariamente longas sem mecanismos de atualização ou restrições temporais.

Metodologia
Os autores propõem uma célula de memória unipolar, totalmente sintonizável e inovadora, inspirada no comparador Disparador Schmitt, projetada em um processo CMOS padrão de 180 nm utilizando apenas nove transistores. O circuito opera inteiramente no domínio da corrente e utiliza uma estrutura de realimentação dupla-Heaviside:

1. Arquitetura Central: O projeto consiste em dois elementos de limiarização não lineares interdependentes.
   • Um elemento Heaviside primário ativa-se quando a corrente de entrada ($I_{in}$) excede um limiar ($I_{thresh}$), produzindo uma corrente de saída ($I_{gain}$).
   • Um elemento Heaviside secundário é colocado em um laço de realimentação, acionado pela saída da primeira etapa. Ele injeta uma corrente de realimentação ($I_{width}$) de volta na entrada.
2. Mecanismo de Bistabilidade: A corrente de realimentação reduz o limiar de entrada efetivo para $I_{thresh} - I_{width}$, criando um laço de histerese. Isso garante um comportamento de comutação bistável onde o circuito mantém seu estado até que a entrada cruze o limiar oposto.
3. Sintonizabilidade: Três parâmetros-chave são ajustáveis independentemente por meio de correntes de polarização programáveis:
   • $I_{thresh}$: Controla o limiar de comutação alto.
   • $I_{width}$: Controla a largura da histerese (e, portanto, o limiar de comutação baixo).
   • $I_{gain}$: Controla a corrente de saída no estado alto.
4. Implementação: O circuito é isento de resistores e capacitores, dependendo exclusivamente de elementos MOSFET padrão operando no regime de sublimiar. O projeto utiliza uma estratégia conservadora de dimensionamento de transistores (por exemplo, largura de 5 $\mu$m) para mitigar desajustes e efeitos de canal curto, priorizando robustez e baixo consumo sobre alta largura de banda (limitada a ~1 kHz).

Principais Contribuições

• Disparador Schmitt em Modo de Corrente Ultra-Baixo Consumo: Uma implementação de nove transistores que alcança consumo de energia na faixa de nanowatts (1 nW a 10 nW), significativamente menor que projetos anteriores em modo de corrente (tipicamente $\mu$W a mW).
• Sintonizabilidade Total Independente: Ao contrário de projetos anteriores, este circuito permite controle independente da corrente de limiar, largura da histerese e ganho de saída apenas por meio de correntes de polarização.
• Família Lógica Baseada em Picos: Os autores demonstram uma família completa de portas lógicas elementares (E, OU, NÃO-E, NÃO-OU, OU-Exclusivo) baseadas nesta célula de memória. Essas portas utilizam um esquema de codificação de corrente de três níveis (0 pA, 250 pA, 500 pA) para representar picos negativos, estados de repouso e picos positivos dentro de um domínio de corrente estritamente positivo.
• Memória Persistente sem Atualização: A natureza bistável da célula permite que ela retenha a polaridade do último pico recebido indefinidamente. Isso permite operações lógicas assíncronas que comparam polaridades de picos sem a necessidade de janelamento temporal ou circuitos de atualização, uma capacidade não demonstrada anteriormente em lógica baseada em picos CMOS pura.
• Unidade Recorrente de Memória Bistável (BMRU): O circuito serve como primitiva para BMRUs em redes neurais analógicas, onde estados ocultos quantizados fornecem imunidade inerente a ruídos.

Resultados
Simulações foram realizadas utilizando SPICE com modelos X-FAB 180 nm em uma alimentação de 1,8 V:

• Histerese e Estabilidade: O circuito exibe comportamento bistável claro com transições abruptas. Varreduras de CC confirmam dois estados estáveis com histerese bem definida.
• Robustez: Análise de Monte Carlo sob variação de processo de 3$\sigma$ mostra que o circuito mantém o comportamento de comutação correto com apenas desvios menores (dezenas de pA) nos limiares e níveis de saída. O projeto também é resiliente a variações de temperatura, com condições operacionais típicas permanecendo bem abaixo de 80°C.
• Sintonizabilidade: Varreduras sistemáticas de correntes de polarização confirmam que $I_{gain}$, $I_{thresh}$ e $I_{width}$ controlam seus respectivos parâmetros (nível de saída, limiar, largura da histerese) de maneira linear e independente, com erros relativos permanecendo baixos (por exemplo, < 6% nos máximos testados).
• Operações Lógicas: Simulações SPICE das cinco portas lógicas fundamentais confirmam a funcionalidade correta. As portas respondem seletivamente à polaridade do último pico em cada entrada, com saídas persistindo indefinidamente até a chegada de novos picos. O consumo de energia para essas portas permanece na faixa de dezenas de nW.

Significado e Alegações
O artigo posiciona este projeto como um bloco de construção versátil para processadores neuromórficos de próxima geração que integram memória, lógica e computação recorrente.

• Ocupação de Nicho: O projeto ocupa um nicho distinto entre abordagens memristivas (alta densidade, mas alta variabilidade/fabricação não padrão) e abordagens baseadas em SRAM (confiáveis, mas com alto custo de área/potência). Oferece uma implementação CMOS pura com operação em nanowatts e retenção de estado persistente.
• Processamento Assíncrono: Ao eliminar a necessidade de janelamento temporal, o circuito permite processamento assíncrono baseado em eventos ultra-esparso, onde a energia é consumida apenas durante transições de picos.
• Coprojeto Hardware-Software: Os autores observam que este circuito foi empregado em uma demonstração de coprojeto hardware-software para detecção de palavras-chave, alcançando mais de 90% de precisão com consumo de energia de ~100 nW, sugerindo uma melhoria potencial de três ordens de grandeza sobre implementações TinyML comparáveis.
• Limitações: Os autores reconhecem explicitamente limitações, incluindo operação unipolar (apenas correntes positivas) e um compromisso entre frequência de operação, contagem/tamanho de transistores e consumo de energia. A largura de banda atual é limitada a aproximadamente 1 kHz, o que é adequado para aplicações de borda biomédicas e com humano no loop, mas não para lógica digital de alta velocidade.

Em resumo, o trabalho demonstra que um Disparador Schmitt em modo de corrente, compacto e totalmente sintonizável, pode servir como uma primitiva fundamental para computação neuromórfica ultra-baixo consumo e assíncrona, superando a "parede de memória" e as limitações das tecnologias existentes de computação em memória através da integração CMOS padrão.