Experimental validation of a compact fault-tolerant architecture for trapped ions

तकनीकी सारांश: ट्रैप्ड आयन के लिए एक कॉम्पैक्ट फॉल्ट-टोलरेंट आर्किटेक्चर का प्रयोगात्मक सत्यापन

समस्या विवरण

क्वांटम एरर करेक्शन (QEC) ने हाल ही में अनएनकोडेड भौतिक समकक्षों की तुलना में बेहतर लॉजिकल ऑपरेशन्स प्रदर्शित करना शुरू कर दिया है। हालांकि, उपयोगी फॉल्ट-टोलरेंट (FT) कंप्यूटेशन प्राप्त करने के लिए केवल लो-एरर मेमोरी की ही आवश्यकता नहीं है; इसके लिए एक ऐसे आर्किटेक्चर की आवश्यकता है जो कुशल लॉजिकल एनकोडिंग, लो-ओवरहेड लॉजिकल ऑपरेशन्स और यूनिवर्सलिटी के लिए नॉन-क्लिफोर्ड रिसोर्सेज तक पहुंच को व्यवस्थित करने में सक्षम हो। वर्तमान हाई-रेट कोड अक्सर जनरलाइज्ड लैटिस सर्जरी पर निर्भर करते हैं, जो महत्वपूर्ण स्थानिक (spatial) और टेम्पोरल ओवरहेड्स पेश करते हैं। इसके अलावा, शुरुआती फॉल्ट-टोलरेंट रेजीम के लिए लॉजिकल एरर रेट्स (LERs) की आवश्यकता $10^{-6}$ से $10^{-8}$ प्रति लॉजिकल गेट के बीच होती है, जो एक ऐसे आर्किटेक्चर की मांग करती है जो नियर-टर्म हार्डवेयर पर मेमोरी प्रोटेक्शन और कम्प्यूटेशनल एफिशिएंसी दोनों के लिए अनुकूलित हो।

कार्यप्रणाली

लेखक [[20, 2, 6]] C4-Helix कोड पर आधारित एक फॉल्ट-टोलरेंट आर्किटेक्चर पेश करते हैं और उसका प्रयोगात्मक सत्यापन करते हैं। यह कोड एक कंकेनेटेड सिम्पलेक्टिक डबल (CSD) कोड है, जो [[10, 2, 3]] ट्विस्टेड टोरिक कोड को [[4, 2, 2]] C4 कोड के साथ कंकेटेनेट करके बनाया गया है। यह आर्किटेक्चर प्लेनर टोपोलॉजिकल कोड्स की तुलना में ओवरहेड्स को कम करने के लिए ट्रैप्ड-आयन सिस्टम की आर्बिट्रेरी कनेक्टिविटी का लाभ उठाने के लिए डिज़ाइन किया गया है।

प्रयोगात्मक सत्यापन Quantinuum Helios, जो कि एक 98-qubit ट्रैप्ड-आयन क्वांटम प्रोसेसर है, पर किया गया था। अध्ययन प्रस्तावित आर्किटेक्चर के तीन मुख्य घटकों पर केंद्रित था:

1. मेमोरी बेंचमार्किंग: लेखकों ने लॉजिकल एरर सप्रेशन (दमन) प्रदर्शित करने के लिए बार-बार होने वाले QEC साइकिल्स का बेंचमार्किंग किया। उन्होंने लॉजिकल स्टेट्स तैयार किए, 20 राउंड का सिंड्रोम एक्सट्रैक्शन किया (हार्डवेयर रिपम्पिंग और सर्किट-लेवल लीकेज रिडक्शन यूनिट्स के माध्यम से लीकेज को कम करते हुए), और डेटा को Frontier डिकोडर का उपयोग करके डिकोड किया। उन्होंने बेस [[10, 2, 3]] कोड के प्रदर्शन की तुलना कंकेनेटेड [[20, 2, 6]] C4-Helix कोड से की।
2. लॉजिकल क्लिफोर्ड बेंचमार्किंग: कम्प्यूटेशनल क्षमताओं का परीक्षण करने के लिए, टीम ने एक सिंगल C4-Helix कोडब्लॉक के भीतर पूर्ण लॉजिकल क्लिफोर्ड ग्रुप पर टू-क्विबिट रैंडमाइज्ड बेंचमार्किंग (TQRB) किया। इसमें रैंडम सीक्वेंस ऑफ लॉजिकल क्लिफोर्ड गेट्स के साथ एक्टिव एडेप्टिव सिंड्रोम एक्सट्रैक्शन (ASE) को इंटरलीव करना शामिल था। लॉजिकल गेट्स को एक लुकअप-टेबल अप्रोच का उपयोग करके कंपाइल किया गया था जो "फ्री" ऑटोमोर्फिज्म गेट्स (आयन ट्रांसपोर्ट और क्वबिट रीलेबलिंग के माध्यम से कार्यान्वित) के उपयोग को अधिकतम करता है और नॉन-ऑटोमोर्फिज्म गेट्स (विशेष रूप से एक डेप्थ-4 फोल्ड-ट्रांसवर्सल $S_0S_1$ गेट) के उपयोग को न्यूनतम करता है।
3. हेटरोजीनियस कोड इंटरफेस: नॉन-क्लिफोर्ड रिसोर्सेज की आवश्यकता को संबोधित करने के लिए, लेखकों ने C4-Helix कोड और एक डिस्टेंस-5 रोटेटेड सरफेस कोड के बीच एक फॉल्ट-टोलेंट इंटरफेस का प्रदर्शन किया। उन्होंने एक चेन-मैप CNOT का उपयोग करके एक थ्री-लॉजिकल-क्विबिट GHZ स्टेट तैयार की, जो दोनों कोड परिवारों में फैली हुई थी, जिससे प्रभावी रूप से "स्टेट इंजेक्शन" इंटरफेस का परीक्षण किया गया जो यूनिवर्सल कंप्यूटेशन के लिए आवश्यक है (बिना C4-Helix कोड के भीतर पूर्ण मैजिक-स्टेट डिस्टिलेशन किए)।

मुख्य योगदान और परिणाम

1. लॉजिकल एरर सप्रेशन

प्रयोग ने प्रदर्शित किया कि [[10, 2, 3]] कोड को C4 कोड के साथ कंकेनेटेट करने से लॉजिकल एरर सफलतापूर्वक कम होते हैं।

• परिणाम: लॉजिकल क्वबिट प्रति लॉजिकल QEC साइकल का लॉजिकल एरर रेट [[10, 2, 3]] कोड के लिए $2.1^{+1.0}_{-0.7} \times 10^{-4}$ से घटकर [[20, 2, 6]] C4-Helix कोड के लिए $4.6^{+6.2}_{-2.6} \times 10^{-5}$ हो गया।
• पोस्ट-सिलेक्शन: फोर्स्ड-गैप पोस्ट-सिलेक्शन लागू करके (केवल 0.4% शॉट्स को हटाकर), एरर रेट और घटकर $9.3^{+43}_{-7.6} \times 10^{-6}$ हो गया।

2. कुशल लॉजिकल क्लिफोर्ड कंप्यूटेशन

आर्किटेक्चर ने पोस्ट-सिलेक्शन पर निर्भर किए बिना उच्च-फिडेलिटी लॉजिकल ऑपरेशन्स हासिल किए।

• परिणाम: एक टू-क्विबिट लॉजिकल क्लिफोर्ड गेट प्रति एरर को $2.8^{+1.0}_{-1.6} \times 10^{-4}$ मापा गया।
• तुलना: यह फिजिकल अनएनकोडेड TQRB एरर रेट $\approx 1.2 \times 10^{-3}$ की तुलना में $4.3^{+5.9}_{-1.1} \times$ सुधार का प्रतिनिधित्व करता है।
• तंत्र: प्रदर्शन में सुधार आंशिक रूप से एडेप्टिव सिंड्रोम एक्सट्रैक्शन (ASE) के कारण हुआ, जिसने फिजिकल टू-क्विबिट गेट काउंट को 33% और प्रति शॉट वॉल-क्लॉक टाइम को 23% कम कर दिया।

3. हेटरोजीनियस इंटरफेस और GHZ फिडेलिटी

अध्ययन ने अलग-अलग कोड परिवारों के बीच लॉजिकल क्वबिट्स को एंटैंगल करने की क्षमता को मान्य किया।

• परिणाम: सरफेस कोड और C4-Helix कोड के बीच फैला हुआ एक थ्री-लॉजिकल-क्विबिट GHZ स्टेट तैयार किया गया। लॉजिकल GHZ फिडेलिटी लोअर बाउंड $99.925^{+0.068}_{-0.245}\%$ था।
• तुलना: यह फिजिकल (अनएनकोडेड) बेसलाइन फिडेलिटी $99.54 \pm 0.04\%$ से लगभग 0.39% अधिक है, जो $6.7\sigma$ सेपरेशन को दर्शाता है। यह परिणाम चेन-मैप CNOT इंटरफेस को मैजिक-स्टेट इंजेक्शन के लिए एक व्यवहार्य प्रिमिटिव के रूप में प्रमाणित करता है।

4. सिमुलेशन और स्केलेबिलिटी

सर्किट-लेवल सिमुलेशन संकेत देते हैं कि फिजिकल गेट फिडेलिटी में मध्यम सुधार (जो पहले से ही ट्रैप्ड-आयन टेस्टबेड्स में प्राप्त किया जा चुका है), उसी [[20, 2, 6]] आर्किटेक्चर को $10^{-6}$ से $10^{-8}$ लॉजिकल एरर रेजीम में ले जाएगा, जिसे शुरुआती फॉल्ट-टोलरेंट कंप्यूटेशन के लिए लक्षित किया गया है।

महत्व और दावे

पेपर का दावा है कि यह C4-Helix कोड को केवल एक क्वांटम मेमोरी के रूप में नहीं, बल्कि एक हार्डवेयर-वैलिडेटेड फॉल्ट-टोलरेंट आर्किटेक्चर के रूप में स्थापित करता है। इसका महत्व निम्नलिखित बिंदुओं में निहित है:

• कॉम्पैक्टनेस और एफिशिएंसी: यह आर्किटेक्चर तुलनीय डिस्टेंस वाले पारंपरिक रोटेटेड सरफेस कोड की तुलना में $\sim 3.5\times$ स्थानिक ओवरहेड (spatial overhead) में कमी प्रदान करता है।
• लो-ओवरहेड कंट्रोल: यह ट्रांसवर्सल गेट्स और ऑटोमोर्फिज्म (क्वबिट रीलेबलिंग) का उपयोग करके न्यूनतम ओवरहेड के साथ पूर्ण क्लिफोर्ड कंट्रोल प्राप्त करता है, जिससे जनरलाइज्ड लैटिस सर्जरी के लिए आवश्यक भारी एंसिल रिसोर्सेज और सीरियलाइजेशन से बचा जा सकता है।
• मॉड्यूलर यूनिवर्सलिटी: यह चेन मैप्स के माध्यम से बाहरी कोड्स (जैसे सरफेस कोड) से नॉन-क्लिफोर्ड रिसोर्सेज की आपूर्ति करने के लिए एक प्रमाणित इंटरफेस प्रदान करता है, बजाय इसके कि कम्प्यूटेशनल कोड के भीतर जटिल मैजिक-स्टेट डिस्टिलेशन की आवश्यकता हो।
• हार्डवेयर वैलिडेशन: परिणाम प्रदर्शित करते हैं कि एक कॉम्पैक्ट, $k > 1$ क्वांटम कोड को शुरुआत से ही कम्प्यूटेशनल आवश्यकताओं के इर्द-गिर्द डिज़ाइन किया जा सकता है, जो मेमोरी, कंप्यूटेशन और इंटर-कोड एंटैंगलमेंट में बिना पोस्ट-सिलेक्शन के फिजिकल बेसलाइन्स को सफलतापूर्वक पछाड़ता है।

लेखक निष्कर्ष निकालते हैं कि हालांकि वर्तमान प्रयोग पूर्ण यूनिवर्सल क्लिफोर्ड+T कंप्यूटेशन को लागू नहीं करता है, लेकिन इसने सफलतापूर्वक उस क्लिफोर्ड सबस्ट्रेट और हेटरोजीनियस इंटरफेस को स्थापित किया है जो एक पूर्ण निर्माण के लिए आवश्यक है, जिससे शुरुआती फॉल्ट-टोलरेंट क्वांटम कंप्यूटिंग का मार्ग प्रशस्त होता है।