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Experimental validation of a compact fault-tolerant architecture for trapped ions

研究人员利用一个 98 量子比特的陷阱离子处理器，通过演示重复量子纠错、高保真度逻辑克利福德操作以及与表面码的容错接口，实验验证了 $[[20,2,6]]$ $C_4$ -螺旋架构，且所有这些表现均在不进行后选择的情况下优于未编码的物理基准。

原作者： Noah Berthusen, Ali Lavasani, Asmae Benhemou, M. S. Allman, Joan Dreiling, Brian Estey, Cameron Foltz, Trent Jacobs, Michael Mills, Annie Jihyun Park, Adam P. Reed, David Hayes, Tzvetan S. Metodi, And

发布于 2026-09-04

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CC BY 4.0

原作者： Noah Berthusen, Ali Lavasani, Asmae Benhemou, M. S. Allman, Joan Dreiling, Brian Estey, Cameron Foltz, Trent Jacobs, Michael Mills, Annie Jihyun Park, Adam P. Reed, David Hayes, Tzvetan S. Metodi, Andrew C. Potter

原始论文采用 CC BY 4.0 许可（http://creativecommons.org/licenses/by/4.0/）。 ✨ 这是对下方论文的AI生成解释。它不是由作者撰写或认可的。如需技术准确性，请参阅原始论文。阅读完整免责声明

技术摘要：紧凑型容错架构在捕获离子系统中的实验验证

问题陈述

量子纠错（QEC）近期已开始展示出优于未编码物理比特的逻辑操作性能。然而，实现有用的容错（FT）计算不仅需要低误差存储，还需要一种能够高效编排逻辑编码、低开销逻辑操作以及获取非克利福德（non-Clifford）资源以实现通用性的架构。目前的各种高率码（high-rate codes）通常依赖于广义晶格手术（generalized lattice surgery），这引入了显著的空间和时间开销。此外，早期容错阶段要求逻辑错误率（LER）达到每个逻辑门 $10^{-6}$ 至 $10^{-8}$ 的量级，这一目标需要针对近期的硬件进行优化的、兼顾内存保护与计算效率的架构。

方法论

作者引入并实验验证了一种基于 [[20, 2, 6]] C4-Helix 码的容错架构。该码是一种串联对称双重（CSD）码，通过将 [[10, 2, 3]] 扭曲托里码（twisted Toric code）与 [[4, 2, 2]] C4 码进行串联而成。该架构旨在利用捕获离子系统具有任意连接性的特点，以降低相对于平面拓扑码的开销。

实验验证是在拥有 98 个量子比特的捕获离子量子处理器 Quantinuum Helios 上进行的。研究重点关注所提议架构的三个主要组成部分：

内存基准测试： 作者通过基准测试重复的 QEC 循环，以展示逻辑误差抑制效果。他们制备了逻辑态，执行了 20 轮伴随式提取（通过硬件重泵浦和电路级泄漏减少单元来缓解泄漏），并使用 Frontier 解码器对数据进行解码。他们将基础 [[10, 2, 3]] 码的性能与串联后的 [[20, 2, 6]] C4-Helix 码进行了对比。
逻辑克利福德基准测试： 为了测试计算能力，团队在单个 C4-Helix 码块内编码的完整逻辑克利福德群上执行了两量子比特随机基准测试（TQRB）。这包括在随机的逻辑克利福德门序列中交织主动自适应伴随式提取（ASE）。逻辑门通过查找表方法进行编译，该方法最大限度地利用了“免费”的自同构门（通过离子传输和量子比特重标记实现），并最大限度地减少了非自同构门的使用（具体为深度为 4 的折叠横截 $S_0S_1$ 门）。
异构码接口： 为了解决对非克利福德资源的需求，作者展示了 C4-Helix 码与距离为 5 的旋转表面码之间的容错接口。他们利用链映射 CNOT 准备了一个跨越两种代码族的三个逻辑量子比特 GHZ 态，从而有效地测试了实现通用计算所需的“状态注入”接口，而无需在 C4-Helix 码内部执行完整的魔术态蒸馏。

核心贡献与结果

1. 逻辑误差抑制

实验证明，通过将 [[10, 2, 3]] 码与 C4 码串联，成功实现了逻辑误差的抑制。

结果： 每个逻辑量子比特在每个 QEC 循环中的逻辑错误率从 [[10, 2, 3]] 码的 $2.1^{+1.0}_{-0.7} \times 10^{-4}$ 降低到了 [[20, 2, 6]] C4-Helix 码的 $4.6^{+6.2}_{-2.6} \times 10^{-5}$ 。
后选择： 通过应用强制间隙后选择（仅丢弃 0.4% 的样本），错误率进一步降低至 $9.3^{+43}_{-7.6} \times 10^{-6}$ 。

2. 高效逻辑克利福德计算

该架构实现了高保真度的逻辑操作，且无需依赖后选择。

结果： 每个两量子比特逻辑克利福德门的误差测量值为 $2.8^{+1.0}_{-1.6} \times 10^{-4}$ 。
对比： 这比物理未编码 TQRB 误差率（约为 $1.2 \times 10^{-3}$ ）提升了 $4.3^{+5.9}_{-1.1}$ 倍。
机制： 性能提升部分归功于自适应伴随式提取（ASE），它将每个样本的物理两量子比特门数量减少了 33%，并将墙钟时间（wall-clock time）缩短了 23%。

3. 异构接口与 GHZ 保真度

研究验证了在不同代码族之间纠缠逻辑量子比特的能力。

结果： 准备了一个跨越表面码和 C4-Helix 码的三逻辑量子比特 GHZ 态。逻辑 GHZ 保真度下限为 $99.925^{+0.068}_{-0.245}\%$ 。
对比： 该结果超过了物理（未编码）基准保真度 $99.54 \pm 0.04\%$ 约 0.39%，对应于 $6.7\sigma$ 的分离度。这一结果验证了链映射 CNOT 接口作为魔术态注入有效原语的可行性。

4. 模拟与可扩展性

电路级模拟表明，物理门保真度的适度提升（已在捕获离子测试平台中实现）将驱动相同的 [[20, 2, 6]] 架构进入目标为 $10^{-6}$ 至 $10^{-8}$ 的逻辑误差区间，以满足早期容错计算的要求。

重要性与主张

本文声称确立了 C4-Helix 码作为经过硬件验证的容错架构，而非仅仅是量子存储器。其重要性体现在以下几点：

紧凑性与效率： 与同距离的常规旋转表面码相比，该架构提供了约 3.5 倍的空间开销缩减。
低开销控制： 它通过利用横截门和自同构（量子比特重标记）实现了完整的克利福德控制，且开销极低，避免了广义晶格手术所需的沉重辅助比特资源和序列化过程。
模块化通用性： 该架构通过链映射从外部代码（如表面码）提供非克利福德资源，从而提供了一个验证过的接口，而无需在计算码内部进行复杂的魔术态蒸馏。
硬件验证： 结果表明，可以围绕计算需求从一开始就设计紧凑的 $k > 1$ 量子码，并在内存、计算及跨码纠缠方面成功超越物理基准，且无需后选择。

作者总结道，虽然目前的实验尚未实现完整的通用 Clifford+T 计算，但它成功建立了构建此类计算所需的克利福德基质和异构接口，为实现早期容错量子计算铺平了道路。