技術要約：トラップイオンにおけるコンパクトなフォールトトレラント・アーキテクチャの実証実験

問題提起

量子誤り訂正（QEC）は、近年、符号化されていない物理量子ビットよりも優れた論理演算を実現し始めています。しかし、有用なフォールトトレラント（FT）計算を実現するには、単なる低エラーなメモリだけでなく、効率的な論理エンコーディング、低オーバーヘッドの論理演算、および普遍性を 위한非クリフォード・リソースへのアクセスをオーケストレートできるアーキテクチャが必要です。現在の高レート符号は、一般化された格子サーガリー（lattice surgery）に依存することが多く、これは空間的および時間的なオーバーヘッドを増大させます。さらに、初期のフォールトトレラント領域では、$10^{-6}$ から $10^{-8}$ の範囲の論理エラー率（LER）が求められます。この目標には、近未来のハードウェアにおいて、メモリ保護と計算効率の両方に最適化されたアーキテクチャが必要です。

手法

著者らは、[[20, 2, 6]] C4-Helix符号に基づくフォールトトレラント・アーキテクチャを導入し、実験的に検証しました。この符号は、[[10, 2, 3]] 捻じれToric符号と [[4, 2, 2]] C4符号を連結した、連結シンプレクティック二重（CSD）符号です。このアーキテクチャは、トラップイオン・システムの任意の接続性を活用することで、平面的なトポロジカル符号と比較してオーバーヘッドを削減するように設計されています。

実験的検証は、98量子ビットのトラップイオン量子プロセッサである Quantinuum Helios 上で行われました。本研究では、提案されたアーキテクチャの3つの主要コンポーネントに焦点を当てました。

1. メモリ・ベンチマーキング: 著者らは、論理エラー抑制を実証するために、繰り返しのQECサイクルをベンチマークしました。論理状態を準備し、20ラウンドのシンドローム抽出を実行し（ハードウェアのリパンピングおよび回路レベルのリーク減少ユニットによるリーク緩和を含む）、Frontierデコーダを用いてデコードを行いました。彼らは、ベースとなる [[10, 2, 3]] 符号の性能を、連結された [[20, 2, 6]] C4-Helix符号と比較しました。
2. 論理クリフォード・ベンチマーキング: 計算能力をテストするため、単一のC4-Helixコードブロック内にエンコードされた完全な論理クリフォード群に対して、2量子ビットランダム・ベンチマーキング（TQRB）を実施しました。これには、能動的な適応型シンドローム抽出（ASE）と、ランダムな論理クリフォードゲートのシーケンスの交互挿入が含まれます。論理ゲートは、ルックアップテーブル方式を用いてコンパイルされ、これにより「フリー」な自己同型ゲート（イオン輸送と量子ビットの再ラベル付けによって実装される）の使用を最大化し、非自己同型ゲート（具体的には、深度4のフォールド横断的 $S_0S_1$ ゲート）の使用を最小限に抑えました。
3. ヘテロジニアス・コード・インターフェース: 非クリフォード・リソースへのニーズに対処するため、著者らはC4-Helix符号と距離5の回転表面符号との間のフォールトトレラント・インターフェースを実証しました。彼らは、チェーンマップCNOTを用いて、両方のコードファミリーにまたがる3論理量子ビットのGHZ状態を準備しました。これにより、C4-Helix符号内での完全なマジック状態蒸留を実行することなく、ユニバーサル計算に必要な「状態注入」インターフェースのテストを行いました。

主な貢献と結果

1. 論理エラー抑制

[[10, 2, 3]] 符号をC4符号と連結することで、論理エラーが効果的に抑制されることが実験で示されました。

• 結果: 論理量子ビットあたりのQECサイクルごとの論理エラー率は、[[10, 2, 3]] 符号の $2.1^{+1.0}_{-0.7} \times 10^{-4}$ から、[[20, 2, 6]] C4-Helix符号の $4.6^{+6.2}_{-2.6} \times 10^{-5}$ へと減少しました。
• ポストセレクション: 強制ギャップ・ポストセレクション（ショットのわずか0.4%を破棄）を適用することで、エラー率は $9.3^{+43}_{-7.6} \times 10^{-6}$ までさらに低減されました。

2. 効率的な論理クリフォード計算

本アーキテクチャは、ポストセレクションに頼ることなく、高フィデリティの論理演算を実現しました。

• 結果: 2量子ビット論理クリフォードゲートあたりのエラーは、$2.8^{+1.0}_{-1.6} \times 10^{-4}$ と測定されました。
• 比較: これは、物理的な未符号化TQRBのエラー率 $\approx 1.2 \times 10^{-3}$ に対して、$4.3^{+5.9}_{-1.1} \times$ の改善を表しています。
• メカニズム: この性能向上は、適応型シンドローム抽出（ASE）によって、物理的な2量子ビットゲート数を33%削減し、1ショットあたりのウォールクロック時間を23%短縮できたことにも一部起因しています。

3. ヘテロジニアス・インターフェースとGHZフィデリティ

本研究は、異なるコードファミリー間で論理量子ビットを絡み合わせる能力を検証しました。

• 結果: 表面符号とC4-Helix符号にまたがる3論理量子ビットのGHZ状態が準備されました。論理GHZフィデリティの下限は $99.925^{+0.068}_{-0.245}\%$ でした。
• 比較: これは、物理的な（未符号化の）ベースライン・フィデリティ $99.54 \pm 0.04\%$ を約0.39%上回っており、これは $6.7\sigma$ の分離に対応します。この結果は、チェーンマップCNOTインターフェースが、マジック状態注入のための実行可能なプリミティブであることを検証しています。

4. シミュレーションとスケーラビリティ

回路レベルのシミュレーションは、物理ゲートのフィデリティ（すでにトラップイオンのテストベッドで達成されているもの）を中程度改善すれば、同じ [[20, 2, 6]] アーキテクチャが、初期のフォールトトレラント計算のターゲットである $10^{-6}$ から $10^{-8}$ の論理エラー領域へと到達することを示しています。

意義と主張

本論文は、C4-Helix符号が単なる量子メモリではなく、ハードウェアによって検証されたフォールトトレラント・アーキテクチャであることを確立していると主張しています。その意義は以下の点にあります。

• コンパクトさと効率性: 本アーキテクチャは、同等の距離を持つ従来の回転表面符号と比較して、空間的オーバーヘッドを約3.5倍削減します。
• 低オーバーヘッド制御: 横断的ゲートと自己同型（量子ビットの再ラベル付け）を利用することで、重いアンシラ・リソースや直列化を必要とせず、完全なクリフォード制御を最小限のオーバーヘッドで実現します。
• モジュール型の普遍性: 本アーキテクチャは、複雑なマジック状態蒸留を計算用コード内で行うのではなく、外部のコード（表面符号など）から非クリフォード・リソースを供給するための検証済みのインターフェースを提供します。
• ハードウェア検証: これらの結果は、計算要件から初めから設計されたコンパクトな $k > 1$ 量子符号が、ポストセレクションなしで、メモリ、計算、およびコード間エンタングルメントにおいて物理的なベースラインを実際に上回ることができることを示しています。

著者らは、今回の実験では完全なユニバーサル・クリフォード+T計算を実装してはいないものの、これによって、ユニバーサルな計算を構築するために必要なクリフォード基盤とヘテロジニアス・インターフェースを構築するための道筋を立てることに成功したと結論付けています。