Resumen Técnico: Validación Experimental de una Arquitectura Compacta Tolerante a Fallos para Iones Atrapados

Planteamiento del Problema

La corrección de errores cuánticos (QEC) ha comenzado recientemente a demostrar operaciones lógicas que superan a sus contrapartes físicas no codificadas. Sin embargo, lograr una computación tolerante a fallos (FT) útil requiere más que solo una memoria de bajo error; exige una arquitectura capaz de orquestar una codificación lógica eficiente, operaciones lógicas de baja sobrecarga y acceso a recursos no de Clifford para la universalidad. Los códigos de alta tasa actuales suelen depender de la cirugía de red generalizada, lo que introduce sobrecargas espaciales y temporales significativas. Además, los regímenes iniciales de tolerancia a fallos requieren tasas de error lógico (LER) en el rango de $10^{-6}$ a $10^{-8}$ por puerta lógica, un objetivo que requiere arquitecturas optimizadas tanto para la protección de la memoria como para la eficiencia computacional en hardware de corto plazo.

Metodología

Los autores introducen y validan experimentalmente una arquitectura tolerante a fallos basada en el código [[20, 2, 6]] C4-Helix. Este código es un código de doble simétrico concatenado (CSD) formado por la concatenación de un código Toric retorcido [[10, 2, 3]] con un código [[4, 2, 2]] C4. La arquitectura está diseñada para aprovechar la conectividad arbitraria de los sistemas de iones atrapados para reducir las sobrecargas en comparación con los códigos topológicos planares.

La validación experimental se realizó en Quantinuum Helios, un procesador de iones atrapados de 98 cúbits. El estudio se centró en tres componentes principales de la arquitectura propuesta:

1. Benchmarking de Memoria: Los autores evaluaron ciclos repetidos de QEC para demostrar la supresión del error lógico. Prepararon estados lógicos, realizaron 20 rondas de extracción de síndrome (mitigando la fuga mediante repumping de hardware y unidades de reducción de fuga a nivel de circuito) y decodificaron los datos utilizando el decodificador Frontier. Compararon el rendimiento del código base [[10, 2, 3]] frente al código concatenado [[20, 2, 6]] C4-Helix.
2. Benchmarking de Clifford Lógico: Para probar las capacidades computacionales, el equipo realizó un benchmarking de aleatorización de dos cúbits (TQRB) sobre el grupo de Clifford lógico completo codificado dentro de un único bloque de código C4-Helix. Esto implicó intercalar la extracción de síndrome adaptativa activa (ASE) con secuencias aleatorias de puertas de Clifford lógicas. Las puertas lógicas se compilaron utilizando un enfoque de tabla de búsqueda que maximiza el uso de puertas de automorfismo "gratuitas" (implementadas mediante transporte de iones y reetiquetado de cúbits) y minimiza el uso de puertas de no-automorfismo (específicamente una puerta $S_0S_1$ de pliegue transversal de profundidad 4).
3. Interfaz de Código Heterogénea: Para abordar la necesidad de recursos no de Clifford, los autores demostraron una interfaz tolerante a fallos entre el código C4-Helix y un código de superficie rotado de distancia 5. Utilizaron un CNOT de mapa de cadena para preparar un estado GHZ de tres cúbits lógicos que abarca ambas familias de códigos, probando efectivamente la interfaz de "inyección de estado" requerida para la computación universal sin realizar la destilación completa de estados mágicos dentro del propio código C4-Helix.

Principales Contribuciones y Resultados

1. Supresión de Errores Lógicos

El experimento demostró que la concatenación del código [[10, 2, 3]] con el código C4 suprime con éxito los errores lógicos.

• Resultado: La tasa de error lógico por cúbit lógico por ciclo de QEC se redujo de $2.1^{+1.0}_{-0.7} \times 10^{-4}$ para el código [[10, 2, 3]] a $4.6^{+6.2}_{-2.6} \times 10^{-5}$ para el código [[20, 2, 6]] C4-Helix.
• Post-selección: Al aplicar una post-selección de brecha forzada (descartando solo el 0.4% de las tomas), la tasa de error se redujo aún más a $9.3^{+43}_{-7.6} \times 10^{-6}$.

2. Computación de Clifford Lógico Eficiente

La arquitectura logró operaciones de alta fidelidad sin depender de la post-selección.

• Resultado: El error por puerta de Clifford lógica de dos cúbits se midió en $2.8^{+1.0}_{-1.6} \times 10^{-4}$.
• Comparación: Esto representa una mejora de $4.3^{+5.9}_{-1.1}\times$ sobre la tasa de error de TQRB física no codificada de $\approx 1.2 \times 10^{-3}$.
• Mecanismo: La ganancia de rendimiento se atribuyó parcialmente a la Extracción de Síndrome Adaptativa (ASE), que redujo el recuento de puertas de dos cúbits físicas en un 33% y el tiempo de ejecución por toma en un 23%.

3. Interfaz Heterogénea y Fidelidad de GHZ

El estudio validó la capacidad de entrelazar cúbits lógicos a través de diferentes familias de códigos.

• Resultado: Se preparó un estado GHZ de tres cúbits lógicos que abarca el código de superficie y el código C4-Helix. El límite inferior de la fidelidad de GHZ lógica fue de $99.925^{+0.068}_{-0.245}\%$.
• Comparación: Esto supera la fidelidad de la línea base física (no codificada) de $99.54 \pm 0.04\%$ por aproximadamente 0.39%, lo que corresponde a una separación de $6.7\sigma$. Este resultado valida la interfaz CNOT de mapa de cadena como una primitiva viable para la inyección de estados mágicos.

4. Simulación y Escalabilidad

Las simulaciones a nivel de circuito indican que mejoras moderadas en la fidelidad de las puertas físicas (ya logradas en los bancos de prueba de iones atrapados) llevarían a la misma arquitectura [[20, 2, 6]] al régimen de error lógico de $10^{-6}$ a $10^{-8}$ que se busca para la computación temprana tolerante a fallos.

Significado y Reivindicaciones

El artículo afirma establecer el código C4-Helix como una arquitectura tolerante a fallos validada por hardware, y no meramente como una memoria cuántica. La importancia radica en los siguientes puntos:

• Compactación y Eficiencia: La arquitectura ofrece una reducción de $\sim 3.5\times$ en la sobrecarga espacial en comparación con los códigos de superficie rotados convencionales de distancia comparable.
• Control de Baja Sobrecarga: Logra un control de Clifford completo con una sobrecarga mínima mediante el uso de puertas transversales y automorfismos (reetiquetado de cúbits), evitando los pesados recursos de ancilla y la serialización requerida por la cirugía de red generalizada.
• Universalidad Modular: La arquitectura proporciona una interfaz validada para suministrar recursos no de Clifford desde códigos externos (como códigos de superficie) mediante mapas de cadena, en lugar de requerir una compleja destilación de estados mágicos dentro del código computacional.
• Validación de Hardware: Los resultados demuestran que un código compacto de $k > 1$ puede diseñarse alrededor de los requisitos computacionales desde el principio, superando con éxito las líneas base físicas en memoria, computación y entrelazamiento entre códigos sin post-selección.

Los autores concluyen que, si bien este experimento no implementa una computación completa de Clifford+T universal, establece con éxito el sustrato de Clifford y la interfaz heterogénea necesarios para construir una, allanando el camino para la computación cuántica temprana tolerante a fallos.