A Fully Streaming Low-Latency FPGA Architecture for Range-Doppler SAR Processing Using Radix-2 SDF FFT

Imagine una cámara que puede ver a través de las nubes, la lluvia y la oscuridad de la noche, capturando imágenes detalladas de la superficie terrestre desde una aeronave o un satélite en movimiento. Esta es la potencia del radar de apertura sintética, una tecnología que se ha vuelto esencial para mapear nuestro planeta, monitorear desastres y guiar sistemas autónomos. Para convertir las señales de radio puras que rebotan en el suelo en una imagen clara, los datos deben someterse a una transformación matemática compleja conocida como el algoritmo de rango-doppler. Este proceso involucra dos pasos principales: primero, enfocar la imagen a lo largo de la dirección en la que apunta el haz del radar, y segundo, enfocarla a lo largo de la dirección en la que vuela la aeronave. Durante décadas, la forma estándar de construir los chips informáticos que realizan esta tarea ha sido esperar hasta que la imagen completa esté totalmente formada en el primer paso antes de comenzar el segundo. Este enfoque, aunque sencillo de gestionar, crea un cuello de botella significativo: la máquina permanece inactiva, esperando a que un bloque masivo de datos se almacene y organice antes de poder comenzar la siguiente fase de trabajo.

Un investigador llamado Abbas Fadavi ha propuesto una forma diferente de organizar este trabajo, la cual elimina el periodo de espera por completo. En un estudio publicado en agosto de 2026, Fadavi describe un nuevo diseño para el campo de matriz programable en un chip, o FPGA, un tipo de chip informático reconfigurable que se utiliza a menudo en el procesamiento de señales de alta velocidad. En lugar de almacenar la imagen intermedia completa en un gran búfer de memoria centralizado, la nueva arquitectura distribuye el almacenamiento necesario a lo largo del propio flujo de procesamiento (pipeline). Al disponer cuidadosamente la sincronización del flujo de datos y utilizar tipos específicos de filtros digitales, el sistema permite que el segundo paso de enfoque comience en el momento en que los primeros fragmentos de datos están listos. Esto significa que las dos etapas de formación de la imagen pueden ocurrir al mismo tiempo, en lugar de una tras otra. El resultado es un procesador que entrega el primer punto de imagen claro mucho más rápido y procesa la imagen completa en aproximadamente la mitad del tiempo, sin necesidad de un hardware más potente o de cambiar la matemática subyacente.

El núcleo del problema en el procesamiento de radar tradicional es cómo se mueven los datos a través del sistema. Cuando un radar escanea un área, recolecta una vasta cuadrícula de números que representan la fuerza de las señales devueltas. Para crear una imagen enfocada, la computadora debe realizar una serie de cálculos sobre estos números, específicamente utilizando un método llamado Transformada Rápida de Fourier. En los diseños de FPGA convencionales, la computadora termina de calcular el primer conjunto de enfoques para cada una de las líneas de la imagen y almacena todos esos resultados en un gran bloque de memoria bidimensional. Solo después de que todo este bloque se llena, la computadora comienza el segundo conjunto de cálculos. Esto crea un retraso prolongado porque la segunda mitad del procesador permanece vacía mientras la primera mitad trabaja para llenar la memoria. Es un poco como una línea de ensamblaje de una fábrica donde la primera estación construye un coche y lo estaciona en un enorme lote, y la segunda estación no puede empezar a pintar el coche hasta que el lote entero esté lleno de vehículos terminados.

La solución de Fadavi elimina el estacionamiento por completo. El nuevo diseño utiliza un tipo específico de procesador digital conocido como arquitectura de retroalimentación de retardo de ruta única de radio-2 (radix-2 single-path delay feedback). En esta configuración, la memoria necesaria para retener los datos no es una unidad de almacenamiento separada y grande, sino que está integrada directamente en los pasos del flujo de cálculo. A medida que los datos fluyen a través del procesador, pasan por pequeñas áreas de retención temporal que forman parte del proceso de cálculo mismo. Al disponer el flujo de datos de modo que la salida de la primera etapa de cálculo alimente naturalmente la entrada de la segunda etapa sin necesidad de ser reordenados o almacenados en un bloque central, el sistema puede comenzar la segunda etapa de procesamiento tan pronto como emergen los primeros puntos de datos. Esto permite que el procesamiento de rango y azimut se superponga, manteniendo cada parte de la máquina ocupada desde el principio.

Los investigadores probaron esta idea construyendo un modelo completo del sistema y ejecutándolo en un chip FPGA de gama media específico, el Xilinx Kintex UltraScale. Programaron el chip para manejar un escenario de radar estándar que involucraba 512 líneas de datos, cada una con 1,024 muestras. Los resultados fueron sorprendentes. En el enfoque tradicional basado en tramas, el sistema tenía que esperar 525,824 ciclos de reloj antes de poder producir el primer píxel de salida. Con la nueva arquitectura de transmisión (streaming), ese tiempo de espera cayó a solo 2,048 ciclos de reloj. Además, el tiempo total requerido para procesar el cuadro de imagen completo cayó de más de 1.05 millones de ciclos de reloj a aproximadamente 526,000. Esto representa una reducción de casi la mitad en el tiempo total de procesamiento, logrado no haciendo que los cálculos individuales sean más rápidos, sino cambiando el orden en que ocurren.

Crucialmente, el estudio confirma que esta aceleración no se produce a costa de la precisión o un aumento en la complejidad. Los investigadores verificaron que las imágenes producidas por el nuevo chip de transmisión eran matemáticamente idénticas a las producidas por el método tradicional, con solo diferencias minúsculas causadas por el redondeo estándar de los números en las computadoras digitales. El diseño también mantuvo una velocidad constante, produciendo un punto de datos completo cada ciclo de reloj una vez que el flujo inicial se completó. Aunque la cantidad total de memoria utilizada en el chip fue similar a la del diseño antiguo, la forma en que se utilizó la memoria cambió fundamentalmente. En lugar de actuar como un contenedor de almacenamiento pasivo entre dos tareas separadas, la memoria se convirtió en una parte activa del flujo continuo, reteniendo los datos solo el tiempo suficiente para sincronizar las dos etapas de procesamiento.

Este trabajo demuestra que se pueden lograr ganancias de rendimiento significativas en el procesamiento de imágenes de radar en tiempo real a través de la programación arquitectónica en lugar de la potencia de cómputo bruta. Al reorganizar cómo se mueven los datos a través del chip, los investigadores crearon un sistema que es determinista, lo que significa que su temporización es predecible y consistente, y altamente eficiente. Los hallazgos sugieren que los futuros sistemas de radar podrían entregar imágenes con una latencia mucho menor, permitiendo una toma de decisiones más rápida en aplicaciones donde cada fracción de segundo cuenta. El estudio concluye que este enfoque de transmisión ofrece un camino práctico para superar los retrasos de larga data en el procesamiento de radar de apertura sintética, demostrando que, a veces, la forma más efectiva de acelerar un proceso no es trabajar más duro, sino trabajar en un orden diferente.