A Fully Streaming Low-Latency FPGA Architecture for Range-Doppler SAR Processing Using Radix-2 SDF FFT

雲や雨、そして暗闇をも透過し、航空機や人工衛星から地表の詳細な画像を捉えることができるカメラを想像してみてください。これは合成開口レーダー（SAR）の力であり、この技術は地球の地図作成、災害監視、および自律システムの誘導において不可欠なものとなっています。地面から跳ね返ってきた生の無線信号を鮮明な画像へと変換するには、レンジ・ドップラー・アルゴリズムとして知られる複雑な数学的変換を経る必要があります。このプロセスには主に2つのステップがあります。第一に、レーダービームが向いている方向に沿って画像を鮮明にすること、第二に、航空機が飛行している方向に沿って画像を鮮明にすることです。数十年にわたり、このタスクを実行するコンピュータチップを構築する標準的な方法は、第一のステップで画像が完全に形成されるまで待ち、それから第二のステップを開始するというものでした。このアプローチは管理こそ簡単ですが、重大なボトルネックを生み出します。つまり、膨大なデータブロックが格納され整理されるのを待つ間、マシンはアイドル状態（待機状態）になってしまうのです。

アバス・ファダヴィ（Abbas Fadavi）という研究者は、この待ち時間を完全に取り除く、全く異なる作業の整理方法を提案しました。2026年8月に発表された研究の中で、ファダヴィは、高速信号処理によく用いられる再構成可能なコンピュータチップの一種であるフィールド・プログラマブル・ゲート・アレイ（FPGA）の新しい設計について述べています。中間的な画像を大きな中央集権型のメモリバッファにすべて保存する代わりに、この新しいアーキテクチャは、必要なストレージをプロセッシング・パイプライン自体の中に分散させます。データフローのタイミングを慎重に調整し、特定の種類のデジタルフィルタを使用することで、このシステムは最初の数個のデータが準備できた瞬間に、第二の鮮明化ステップを開始することができます。これは、二つの画像形成ステージが、逐次的ではなく同時に進行できることを意味します。その結果、より強力なハードウェアや基礎となる数学を変更することなく、最初の鮮明な画像ポイントをはるかに速く提供し、画像全体を約半分の時間で処理できるプロセッサが実現します。

従来のレーダー処理における核心的な問題は、データがシステム内をどのように移動するかという点にあります。レーダーが領域をスキャンするとき、戻ってきた信号の強度を表す膨大な数値のグリッドを収集します。焦点を絞った画像を作成するために、コンピュータはこれらの数値に対して一連の計算、具体的には高速フーリエ変換（FFT）と呼ばれる手法を用いて計算を行う必要があります。従来のFPGA設計では、コンピュータは画像の全ラインに対して最初の鮮明化の計算を完了し、それらのすべての結果を巨大な二次元メモリブロックに格納します。このブロックが満たされるまで、コンピュータは第二の計算を開始しません。これは、第一のステーションが車を組み立てて巨大な駐車場に停めておき、第二のステーションは駐車場に完成した車両がすべて揃うまで塗装を開始できない工場の組立ラインのようなものです。

ファダディの解決策は、この駐車場を完全に排除することです。この新しい設計は、ラディックス2・シングルパス・ディレイ・フィードバック・アーキテクチャとして知られる特定のタイプのデジタルプロセッサを使用しています。このセットアップでは、データを保持するために必要なメモリは、計算プロセスそのものの中に組み込まれた、独立した大きなストレージユニットではなくなります。データがプロセッサを流れるにつれて、それは計算プロセスの一部である小さな一時的な保持エリアを通過していきます。データの流れを、第一の計算ステージの出力が、並べ替えや中央ブロックへの格納を必要とせずに自然に第二のステージの入力へとつながるように配置することで、システムは最初の数個のデータポイントが出現した直後に、第二のステージを開始できます。これにより、レンジ処理とアジマス処理をオーバーラップさせることができ、機械のあらゆる部分を最初からフル稼働させることが可能になります。

研究者たちは、完全なシステムモデルを構築し、特定のミドルレンジFPGAチップであるXilinx Kintex UltraScale上で実行することで、このアイデアをテストしました。彼らは、各ラインに1,024個のサンプルを含む512ラインのデータを含む標準的なレーダーシナリオを扱うようチップをプログラムしました。結果は驚くべきものでした。従来のフレームベースのアプローチでは、最初の出力ピクセルを生成する前にシステムは525,824クロックサイクル待機しなければなりませんでした。新しいストリーミング・アーキテクチャでは、その待ち時間はわずか2,048クロックサイクルに減少しました。さらに、画像フレーム全体の処理に必要な総時間は、105万クロックサイクル以上から、約52万6,000サイクルへと減少しました。これは、個々の計算を高速化したのではなく、それらが行われる「順序」を変更することによって、総処理時間をほぼ半分に短縮したことを示しています。

決定的なことに、この研究は、このスピードアップが精度や複雑さの増大を犠牲にしていないことを裏付けています。研究者たちは、新しいストリーミングチップによって生成された画像が、デジタルコンピュータにおける標準的な数値の丸めによる微小な差を除いて、従来のメソッドによって生成されたものと数学的に同一であることを検証しました。また、設計は安定した速度を維持し、初期のパイプラインが満たされた後は、毎クロックサイクルごとに一つの完全なデータポイントを生成しました。チップ上の総メモリ使用量は旧設計とほぼ同様でしたが、メモリの使い方が根本的に変わりました。メモリは、二つの別々のタスクの間の受動的な保管箱として機能するのではなく、二つのプロセッシングステージを同期させるためだけにデータを保持する、連続的な流れの能動的な一部となったのです。

この研究は、リアルタイムのレーダー・イメージングにおける大幅な性能向上は、生の計算能力ではなく、アーキテクチャのスケジューリングを通じて達成できることを示しています。データの動き方を再編成することで、研究者たちは、タイミングが予測可能で一貫しており（決定的であり）、非常に効率的なシステムを作り上げました。この知見は、将来のレーダーシステムが、より低いレイテンシで画像を提供できる可能性を示唆しており、一分一秒を争うアプリケーションにおいて、より迅速な意思決定を可能にします。本研究は、このストリーミング・アプローチが、合成開徒レーダー処理における長年の遅延を克服するための実用的な道筋を提供しており、「より熱心に働くのではなく、異なる順序で働くこと」が、プロセスを加速させる最も効果的な方法である場合があることを証明していると結論付けています。