A Fully Streaming Low-Latency FPGA Architecture for Range-Doppler SAR Processing Using Radix-2 SDF FFT

Immaginate una telecamera in grado di vedere attraverso le nuvole, la pioggia e il cuore della notte, catturando immagini dettagliate della superficie terrestre da un velivolo o un satellite in movimento. Questa è la potenza del radar ad apertura sintetica (SAR), una tecnologia che è diventata essenziale per mappare il nostro pianeta, monitorare i disastri e guidare sistemi autonomi. Per trasformare i segnali radio grezzi che rimbalzano sul terreno in un'immagine nitida, i dati devono subire una complessa trasformazione matematica nota come algoritmo Range-Doppler. Questo processo prevede due fasi principali: prima, la messa a fuoco dell'immagine lungo la direzione in cui punta il fascio radar, e seconda, la messa a fuoco lungo la direzione in cui vola l'aeromobile. Per decenni, il modo standard per costruire i chip informatici che eseguono questo compito è stato quello di attendere che l'intera immagine sia completamente formata nella prima fase prima di iniziare la seconda. Questo approccio, sebbene semplice da gestire, crea un collo di bottiglia significativo: la macchina rimane inattiva, in attesa che un enorme blocco di dati venga memorizzato e organizzato prima di poter iniziare la fase successiva di lavoro.

Un ricercatore di nome Abbas Fadavi ha proposto un modo diverso di organizzare questo lavoro, che elimina interamente il periodo di attesa. In uno studio pubblicato nell'agosto 2026, Fadavi descrive un nuovo design per il field-programmable gate array, o FPGA, un tipo di chip computerizzato riconfigurabile spesso utilizzato nell'elaborazione di segnali ad alta velocità. Inveve di memorizzare l'intera immagine intermedia in un grande buffer di memoria centralizzato, la nuova architettura distribuisce la memoria necessaria attraverso la pipeline di elaborazione stessa. Organizzando attentamente la temporizzazione del flusso di dati e utilizzando tipi specifici di filtri digitali, il sistema consente alla seconda fase di messa a fuoco di iniziare non appena i primi pezzi di dati sono pronti. Ciò significa che le due fasi di formazione dell'immagine possono avvenire contemporaneamente, piuttosto che una dopo l'altra. Il risultato è un processore che fornisce il primo punto di immagine nitida molto più velocemente e processa l'intera immagine in circa la metà del tempo, senza richiedere hardware più potenti o cambiare la matematica sottostante.

Il problema centrale nell'elaborazione radar tradizionale è come i dati si muovono attraverso il sistema. Quando un radar scansiona un'area, raccoglie una vasta griglia di numeri che rappresentano l'intensità dei segnali di ritorno. Per creare un'immagine focalizzata, il computer deve eseguire una serie di calcoli su questi numeri, specificamente utilizzando un metodo chiamato Fast Fourier Transform. Nei design FPGA convenzionali, il computer termina il calcolo della prima messa a fuoco per ogni singola linea dell'immagine e memorizza tutti quei risultati in un grande blocco di memoria bidimensionale. Solo dopo che l'intero blocco è stato riempito, il computer inizia la seconda serie di calcoli. Questo crea un lungo ritardo perché la seconda metà del processore rimane vuota mentre la prima metà lavora per riempire la memoria. È un po' come una catena di montaggio in una fabbrica dove la prima stazione costruisce un'auto e la parcheggia in un enorme piazzale, e la seconda stazione non può iniziare a dipingere l'auto finché l'intero piazzale non è pieno di veicoli finiti.

La soluzione di Fadavi elimina completamente il piazzale di parcheggio. Il nuovo design utilizza un tipo specifico di processore digitale noto come architettura radix-2 single-path delay feedback. In questa configurazione, la memoria necessaria per contenere i dati non è un'unità di archiviazione separata e grande, ma è integrata direttamente nei passaggi del processo di calcolo. Mentre i dati fluiscono attraverso il processore, passano attraverso piccole aree di sosta temporanea che fanno parte del processo di calcolo stesso. Organizzando il flusso di dati in modo che l'output della prima fase di calcolo alimenti naturalmente l'input della seconda fase senza dover essere riordinati o memorizzati in un blocco centrale, il sistema può iniziare la seconda fase di elaborazione non appena i primi punti dati emergono. Ciò consente la sovrapposizione tra l'elaborazione di range e quella di azimut, mantenendo ogni parte della macchina occupata fin dall'inizio.

I ricercatori hanno testato questa idea costruendo un modello completo del sistema e facendolo girare su un chip FPGA di fascia media specifico, lo Xilinx Kintex UltraScale. Hanno programmato il chip per gestire uno scenario radar standard che coinvolge 512 linee di dati, con ogni linea contenente 1.024 campioni. I risultati sono stati sorprendenti. Nell'approccio tradizionale basato su frame, il sistema doveva attendere 525.824 cicli di clock prima di poter produrre il primissimo pixel di output. Con la nuova architettura streaming, quel tempo di attesa è sceso a soli 2.048 cicli di clock. Inoltre, il tempo totale richiesto per elaborare l'intero frame dell'immagine è sceso da oltre 1,05 milioni di cicli di clock a circa 526.000. Ciò rappresenta una riduzione di quasi la metà del tempo totale di elaborazione, ottenuta non rendendo più veloci i singoli calcoli, ma cambiando l'ordine in cui essi avvengono.

Fondamentalmente, lo studio conferma che questo aumento di velocità non avviene a scapito dell'accuratezza o con un aumento della complessità. I ricercatori hanno verificato che le immagini prodotte dal nuovo chip streaming erano matematicamente identiche a quelle prodotte dal metodo tradizionale, con solo piccole differenze causate dal normale arrotondamento dei numeri nei computer digitali. Il design ha mantenuto una velocità costante, producendo un punto dato completo ogni singolo ciclo di clock una volta riempita la pipeline iniziale. Sebbene la quantità totale di memoria utilizzata sul chip sia rimasta simile al vecchio design, il modo in cui tale memoria è stata utilizzata è cambiato radicalmente. Invece di agire come un contenitore di stoccaggio passivo tra due compiti separati, la memoria è diventata una parte attiva del flusso continuo, trattenendo i dati solo il tempo necessario per sincronizzare le due fasi di elaborazione.

Questo lavoro dimostra che guadagni significativi nelle prestazioni dell'imaging radar in tempo reale possono essere ottenuti attraverso la pianificazione architettonica piuttosto che attraverso la potenza di calcolo pura. Riorganizzando il modo in cui i dati si muovono attraverso il chip, i ricercatori hanno creato un sistema che è deterministico, ovvero il cui tempo è prevedibile e costante, ed è altamente efficiente. Le conclusioni suggeriscono che i futuri sistemi radar potrebbero fornire immagini con una latenza molto più bassa, consentendo decisioni più rapide in applicazioni dove ogni frazione di secondo conta. Lo studio conclude che questo approccio streaming offre una via pratica per superare i ritardi di lunga data nell'elaborazione del radar ad apertura sintetica, provando che a volte il modo più efficace per velocizzare un processo non è lavorare di più, ma lavorare in un ordine diverso.