A Fully Streaming Low-Latency FPGA Architecture for Range-Doppler SAR Processing Using Radix-2 SDF FFT
यह शोध पत्र रेंज-डॉप्लर सार (SAR) प्रोसेसिंग के लिए एक पूर्णतः स्ट्रीमिंग FPGA आर्किटेक्चर प्रस्तुत करता है जो रेडिक्स-2 SDF FFT पाइपलाइनों के भीतर वितरित चरण-वार विलंब मेमोरीज़ (stage-wise delay memories) का उपयोग करता है ताकि समवर्ती रेंज और अज़ीमुथ संपीड़न को सक्षम किया जा सके, जिससे केंद्रीकृत फ्रेम बफरिंग समाप्त हो जाती है और प्रथम-आउटपुट एवं कुल प्रसंस्करण विलंबता (latency) दोनों में भारी कमी आती है।
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एक ऐसे कैमरे की कल्पना करें जो बादलों, बारिश और घने अंधेरे के पार देख सकता है, जो एक उड़ते हुए विमान या उपग्रह से पृथ्वी की सतह की विस्तृत छवियां कैप्चर कर सकता है। यह सिंथेटिक अपर्चर रडार (SAR) की शक्ति है, एक ऐसी तकनीक जो हमारे ग्रह का मानचित्रण करने, आपदाओं की निगरानी करने और स्वायत्त प्रणालियों को निर्देशित करने के लिए आवश्यक बन गई है। जमीन से टकराकर वापस आने वाले कच्चे रेडियो संकेतों को एक स्पष्ट चित्र में बदलने के लिए, डेटा को एक जटिल गणितीय रूपांतरण से गुजरना पड़ता है जिसे 'रेंज-डॉप्लर एल्गोरिदम' कहा जाता है। इस प्रक्रिया में दो मुख्य चरण शामिल हैं: पहला, उस दिशा में छवि को तीक्ष्ण (sharpening) करना जिस दिशा में रडार बीम इंगित करती है, और दूसरा, उस दिशा में इसे तीक्ष्ण करना जिस दिशा में विमान उड़ रहा है। दशकों से, इस कार्य को करने वाले कंप्यूटर चिप्स बनाने का मानक तरीका यह रहा है कि पहले चरण में पूरी छवि पूरी तरह से बनने का इंतजार किया जाए और फिर दूसरे चरण को शुरू किया जाए। यह दृष्टिकोण, हालांकि प्रबंधित करने में सरल है, एक महत्वपूर्ण बाधा उत्पन्न करता है: मशीन तब तक निष्क्रिय रहती है, जब तक कि डेटा का एक विशाल ब्लॉक संग्रहीत और व्यवस्थित न हो जाए, ताकि वह अगले चरण का कार्य शुरू कर सके।
अब्बास फदावी नामक एक शोधकर्ता ने इस काम को व्यवस्थित करने का एक अलग तरीका प्रस्तावित किया है, जो प्रतीक्षा अवधि को पूरी तरह से समाप्त कर देता है। अगस्त 2026 में प्रकाशित एक अध्ययन में, फदावी एक 'फील्ड-प्रोग्रामेबल गेट एरे' (FPGA) के लिए एक नए डिज़ाइन का वर्णन करते हैं, जो एक प्रकार का पुनर्गठनीय कंप्यूटर चिप है जिसका उपयोग अक्सर उच्च गति सिग्नल प्रोसेसिंग में किया जाता है। एक बड़े, केंद्रीकृत मेमोरी बफर में संपूर्ण मध्यवर्ती छवि को संग्रहीत करने के बजाय, नया आर्किटेक्चर आवश्यक स्टोरेज को स्वयं प्रोसेसिंग पाइपलाइन में ही फैला देता है। डेटा प्रवाह की टाइमिंग को सावधानीपूर्वक व्यवस्थित करके और विशिष्ट प्रकार के डिजिटल फिल्टरों का उपयोग करके, यह प्रणाली तब शुरू हो जाती है जब डेटा के पहले कुछ टुकड़े तैयार हो जाते हैं। इसका अर्थ है कि छवि निर्माण के दोनों चरण एक साथ हो सकते हैं, न कि एक के बाद एक। परिणाम स्वरूप, एक ऐसा प्रोसेसर मिलता है जो पहले स्पष्ट इमेज पॉइंट को बहुत तेजी से प्रदान करता है और पूरे चित्र को लगभग आधे समय में प्रोसेस करता है, बिना किसी अधिक शक्तिशाली हार्डवेयर या अंतर्निary गणित को बदले।
पारंपरिक रडार प्रोसेसिंग में समस्या का मूल यह है कि डेटा सिस्टम के माध्यम से कैसे चलता है। जब एक रडार किसी क्षेत्र को स्कैन करता है, तो वह रिटर्न सिग्नल की ताकत को दर्शाने वाले नंबरों का एक विशाल ग्रिड एकत्र करता है। एक केंद्रित छवि बनाने के लिए, कंप्यूटर को इन नंबरों पर गणनाओं की एक श्रृंखला करनी होती है, विशेष रूप से 'फास्ट फूरियर ट्रांसफॉर्म' नामक विधि का उपयोग करके। पारंपरिक FPGA डिजाइनों में, कंप्यूटर छवि की प्रत्येक पंक्ति के लिए पहले सेट की शार्पनिंग पूरी करता है और उन सभी परिणामों को एक बड़े द्वि-आयामी (two-dimensional) मेमोरी ब्लॉक में संग्रहीत करता है। केवल तभी जब यह पूरा ब्लॉक भर जाता है, कंप्यूटर गणनाओं का दूसरा सेट शुरू करता है। यह एक लंबी देरी पैदा करता है क्योंकि दूसरा हिस्सा खाली बैठा रहता है जब तक कि पहला हिस्सा मेमोरी भरने के लिए काम करता रहता है। यह एक फैक्ट्री असेंबली लाइन की तरह है जहाँ पहला स्टेशन एक कार बनाता है और उसे एक विशाल पार्किंग लॉट में खड़ा कर देता है, और दूसरा स्टेशन कार को पेंट करना शुरू नहीं कर सकता जब तक कि उस लॉट में पूरी तरह से तैयार वाहन न भर जाएं।
फदावी का समाधान उस पार्किंग लॉट को ही हटा देता है। नया डिज़ाइन एक विशिष्ट प्रकार के डिजिटल प्रोसेसर का उपयोग करता है जिसे 'रेडिक्स-2 सिंगल-पाथ डिले फीडबैक आर्किटेक्चर' कहा जाता है। इस सेटअप में, डेटा को रखने के लिए आवश्यक मेमोरी एक अलग, बड़ी स्टोरेज यूनिट नहीं है, बल्कि गणना पाइपलाइन के चरणों में ही निर्मित है। जैसे-जैसे डेटा प्रोसेसर के माध्यम से बहता है, यह छोटे, अस्थायी होल्डिंग क्षेत्रों से गुजरता है जो गणना प्रक्रिया का ही हिस्सा हैं। डेटा प्रवाह को इस तरह व्यवस्थित करके कि पहले गणना चरण का आउटपुट स्वाभाविक रूप से दूसरे चरण के इनपुट में फीड हो जाए, बिना किसी पुनर्गठन या केंद्रीय ब्लॉक में संग्रहीत किए, सिस्टम दूसरे चरण को शुरू कर सकता है जैसे ही पहले कुछ डेटा बिंदु उभरते हैं। यह रेंज और अज़ीमुथ (azimuth) प्रोसेसिंग को ओवरलैप करने की अनुमति देता है, जिससे मशीन का हर हिस्सा शुरुआत से ही व्यस्त रहता है।
शोधकर्ताओं ने इस विचार का परीक्षण करने के लिए सिस्टम का एक पूर्ण मॉडल बनाया और इसे एक विशिष्ट मिड-रेंज FPGA चिप, 'जिलिंक्स किनटेक्स अल्ट्रास्केल' (Xilinx Kintex UltraScale) पर चलाया। उन्होंने चिप को 512 लाइनों के डेटा को संभालने के लिए प्रोग्राम किया, जिसमें प्रत्येक लाइन में 1,024 सैंपल्स थे। परिणाम आश्चर्यजनक थे। पारंपरिक फ्रेम-आधारित दृष्टिकोण में, सिस्टम को अपना पहला आउटपुट पिक्सेल उत्पन्न करने से पहले 525,824 क्लॉक साइकिल का इंतजार करना पड़ता था। नए स्ट्रीमिंग आर्किटेक्चर के साथ, वह प्रतीक्षा समय घटकर केवल 2,048 क्लॉक साइकिल रह गया। इसके अलावा, पूरे इमेज फ्रेम को प्रोसेस करने में लगने वाला कुल समय 1.05 मिलियन क्लॉक साइकिल से घटकर लगभग 526,000 हो गया। यह कुल प्रोसेसिंग समय में लगभग आधे की कमी को दर्शाता है, जो व्यक्तिगत गणनाओं को तेज करके नहीं, बल्कि उनके होने के क्रम को बदलकर हासिल किया गया है।
महत्वपूर्ण रूप से, अध्ययन इस बात की पुष्टि करता है कि यह गति वृद्धि सटीकता या बढ़ती जटिलता की कीमत पर नहीं आती है। शोधकर्ताओं ने सत्यापित किया कि नए स्ट्रीमिंग चिप द्वारा उत्पादित छवियां गणितीय रूप से पारंपरिक पद्धति द्वारा उत्पादित छवियों के समान थीं, जिनमें केवल डिजिटल कंप्यूटरों के मानक राउंडिंग के कारण मामूली अंतर था। डिजाइन ने एक स्थिर गति बनाए रखी, जो पाइपलाइन भरने के बाद प्रत्येक क्लॉक साइकिल में एक पूर्ण डेटा पॉइंट का उत्पादन करती है। जबकि चिप पर उपयोग की जाने वाली कुल मेमोरी की मात्रा पुराने डिजाइन के समान ही रही, लेकिन मेमोरी के उपयोग का तरीका मौलिक रूप से बदल गया। एक अलग, दो कार्यों के बीच निष्क्रिय स्टोरेज बिन के रूप में कार्य करने के बजाय, मेमोरी एक निरंतर प्रवाह का सक्रिय हिस्सा बन गई, जो दोनों प्रोसेसिंग चरणों को सिंक्रोनाइज़ करने के लिए पर्याप्त समय तक डेटा को रोकती है।
यह कार्य प्रदर्शित करता है कि वास्तविक समय की रडार इमेजिंग में महत्वपूर्ण प्रदर्शन लाभ कच्चे कम्प्यूटेशनल पावर के बजाय आर्किटेक्चरल शेड्यूलिंग के माध्यम से प्राप्त किए जा सकते हैं। चिप के माध्यम से डेटा के प्रवाह को पुनर्गठित करके, शोधकर्ताओं ने एक ऐसा सिस्टम बनाया है जो नियत (deterministic) है, जिसका अर्थ है कि इसकी टाइमिंग अनुमानित और सुसंगत है, और अत्यधिक कुशल है। निष्कर्ष बताते हैं कि भविष्य के रडार सिस्टम बहुत कम विलंबता (latency) के साथ छवियां प्रदान कर सकते हैं, जिससे उन अनुप्रयोगों में तेजी से निर्णय लेना संभव होगा जहाँ हर सेकंड का महत्व होता है। अध्ययन यह निष्कर्ष निकालता है कि यह स्ट्रीमिंग दृष्टिकोण सिंथेटिक अपर्चर रडार प्रोसेसिंग में लंबे समय से चली आ रही देरी को दूर करने का एक व्यावहारिक मार्ग प्रदान करता है, यह सिद्ध करते हुए कि कभी-कभी किसी प्रक्रिया को तेज करने का सबसे प्रभावी तरीका अधिक मेहनत करना नहीं, बल्कि काम करने का क्रम बदलना होता है।
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