A Fully Streaming Low-Latency FPGA Architecture for Range-Doppler SAR Processing Using Radix-2 SDF FFT

Imagine uma câmera que pode ver através de nuvens, chuva e da escuridão da noite, capturando imagens detalhadas da superfície da Terra a partir de uma aeronave ou satélite em movimento. Este é o poder do radar de abertura sintética, uma tecnologia que se tornou essencial para mapear nosso planeta, monitorar desastres e guiar sistemas autônomos. Para transformar os sinais de rádio brutos que ricocheteiam no solo em uma imagem clara, os dados devem passar por uma transformação matemática complexa conhecida como algoritmo Range-Doppler. Esse processo envolve duas etapas principais: primeiro, o refinamento da imagem ao longo da direção para a qual o feixe do radar aponta e, segundo, o refinamento ao longo da direção em que a aeronave está voando. Durante décadas, a maneira padrão de construir os chips de computador que realizam essa tarefa tem sido esperar até que a imagem inteira esteja totalmente formada na primeira etapa antes de iniciar a segunda. Essa abordagem, embora simples de gerenciar, cria um gargalo significativo: a máquina fica ociosa, esperando que um bloco massivo de dados seja armazenado e organizado antes de poder iniciar a próxima fase de trabalho.

Um pesquisador chamado Abbas Fadavi propôs uma maneira diferente de organizar esse trabalho, que elimina o período de espera inteiramente. Em um estudo publicado em agosto de 2026, Fadavi descreve um novo design para o field-programmable gate array, ou FPGA, um tipo de chip de computador reconfigurável frequentemente usado em processamento de sinais de alta velocidade. Em vez de armazenar toda a imagem intermediária em um grande buffer de memória centralizado, a nova arquitetura espalha o armazenamento necessário ao longo do próprio pipeline de processamento. Ao organizar cuidadosamente o tempo do fluxo de dados e usar tipos específicos de filtros digitais, o sistema permite que a segunda etapa de refinamento comece no momento em que as primeiras partes dos dados estão prontas. Isso significa que as duas etapas de formação de imagem podem ocorrer ao mesmo tempo, em vez de uma após a outra. O resultado é um processador que entrega o primeiro ponto de imagem claro muito mais rápido e processa a imagem inteira em aproximadamente metade do tempo, sem precisar de hardware mais potente ou mudar a matemática subjacente.

O cerne do problema no processamento tradicional de radar é como os dados se movem através do sistema. Quando um radar varre uma área, ele coleta uma vasta grade de números representando a força dos sinais retornados. Para criar uma imagem focada, o computador deve realizar uma série de cálculos sobre esses números, especificamente usando um método chamado Transformada Rápida de Fourier. Em designs de FPGA convencionais, o computador termina de calcular o primeiro conjunto de refinamentos para cada uma das linhas da imagem e armazena todos esses resultados em um grande bloco de memória bidimensional. Somente após todo esse bloco ser preenchido é que o computador inicia o segundo conjunto de cálculos. Isso cria um longo atraso porque a segunda metade do processador fica vazia enquanto a primeira parte trabalha para preencher a memória. É um pouco como uma linha de montagem de fábrica onde a primeira estação constrói um carro e o estaciona em um enorme pátio, e a segunda estação não pode começar a pintar o carro até que o pátio inteiro esteja cheio de veículos acabados.

A solução de Fadavi remove o estacionamento inteiramente. O novo design usa um tipo específico de processador digital conhecido como arquitetura de feedback de atraso de caminho único de radix-2. Nesta configuração, a memória necessária para manter os dados não é uma unidade de armazenamento separada e grande, mas é construída diretamente nas etapas do processo de cálculo. À medida que os dados fluem pelo processador, eles passam por pequenas áreas temporárias de retenção que fazem parte do próprio processo de cálculo. Ao organizar o fluxo de dados de modo que a saída da primeira etapa de cálculo alimente naturalmente a entrada da segunda etapa sem a necessidade de serem reordenados ou armazenados em um bloco central, o sistema pode iniciar a segunda etapa de processamento assim que os primeiros pontos de dados emergem. Isso permite que o processamento de range e azimuth se sobreponham, mantendo cada parte da máquina ocupada desde o início.

Os pesquisadores testaram essa ideia construindo um modelo completo do sistema e executando-o em um chip FPGA de gama média específico, o Xilinx Kintex UltraScale. Eles programaram o chip para lidar com um cenário de radar padrão envolvendo 512 linhas de dados, cada uma contendo 1.024 amostras. Os resultados foram impressionantes. Na abordagem tradicional baseada em quadros, o sistema teve que esperar 525.824 ciclos de clock antes de produzir o primeiríssimo pixel de saída. Com a nova arquitetura de streaming, esse tempo de espera caiu para apenas 2.048 ciclos de clock. Além disso, o tempo total necessário para processar o quadro de imagem inteiro caiu de mais de 1,05 milhão de ciclos de clock para aproximadamente 526.000. Isso representa uma redução de quase metade no tempo total de processamento, alcançada não tornando os cálculos individuais mais rápidos, mas mudando a ordem em que eles acontecem.

Crucialmente, o estudo confirma que esse ganho de velocidade não vem à custa da precisão ou do aumento da complexidade. Os pesquisadores verificaram que as imagens produzidas pelo novo chip de streaming eram matematicamente idênticas às produzidas pelo método tradicional, com apenas pequenas diferenças causadas pelo arredondamento padrão de números em computadores digitais. O design também manteve uma velocidade constante, produzindo um ponto de dado completo a cada ciclo de clock individual uma vez que o pipeline inicial fosse preenchido. Embora a quantidade total de memória usada no chip tenha permanecido semelhante ao design antigo, a forma como essa memória foi usada mudou fundamentalmente. Em vez de agir como um recipiente de armazenamento passivo entre duas tarefas separadas, a memória tornou-se uma parte ativa do fluxo contínuo, retendo os dados apenas o tempo suficiente para sincronizar as duas etapas de processamento.

Este trabalho demonstra que ganhos significativos de desempenho em imagens de radar em tempo real podem ser alcançados através do escalonamento arquitetural, em vez de potência computacional bruta. Ao reorganizar como os dados se movem através do chip, os pesquisadores criaram um sistema que é determinístico, o que significa que seu tempo é previsível e consistente, e altamente eficiente. As descobertas sugerem que futuros sistemas de radar podem entregar imagens com latência muito menor, permitindo tomadas de decisão mais rápidas em aplicações onde cada fração de segundo conta. O estudo conclui que esta abordagem de streaming oferece um caminho prático para superar os atrasos de longa data no processamento de radar de abertura sintética, provando que, às vezes, a maneira mais eficaz de acelerar um processo não é trabalhar mais duro, mas sim trabalhar em uma ordem diferente.