A Fully Streaming Low-Latency FPGA Architecture for Range-Doppler SAR Processing Using Radix-2 SDF FFT

Stellen Sie sich eine Kamera vor, die durch Wolken, Regen und die tiefste Nacht sehen kann und detaillierte Bilder der Erdoberfläche von einem fliegenden Flugzeug oder einem Satelliten aus einfängt. Dies ist die Kraft der synthetischen Apertur-Radar-Technologie (SAR), einer Technologie, die unverzichtbar geworden ist für die Kartierung unseres Planeten, die Überwachung von Katastrophen und die Steuerung autonomer Systeme. Um die rohen Radiosignale, die vom Boden abprallen, in ein klares Bild zu verwandeln, müssen die Daten eine komplexe mathematische Transformation durchlaufen, die als Range-Doppler-Algorithmus bekannt ist. Dieser Prozess umfasst zwei Hauptschritte: erstens die Schärfung des Bildes entlang der Richtung, in die der Radarstrahl zeigt, und zweitens die Schärfung entlang der Flugrichtung des Flugzeugs. Jahrzehntelang war die Standardmethode zur Konstruktion der Computerchips, die diese Aufgabe ausführen, darauf ausgelegt, zu warten, bis das gesamte Bild im ersten Schritt vollständig geformt ist, bevor mit dem zweiten Schritt begonnen wird. Dieser Ansatz, obwohl einfach zu verwalten, erzeugt einen erheblichen Engpass: Die Maschine sitzt untätig da und wartet, bis ein massiver Datenblock gespeichert und organisiert wurde, bevor sie mit der nächsten Phase der Arbeit beginnen kann.

Ein Forscher namens Abbas Fadavi hat einen anderen Weg vorgeschlagen, diese Arbeit zu organisieren, der die Wartezeit vollständig eliminiert. In einer im August 2026 veröffentlichten Studie beschreibt Fadavi ein neues Design für den Field-Programmable Gate Array (FPGA), einen Typ eines rekonfigurierbaren Computerchips, der häufig in der Hochgeschwindigkeitssignalverarbeitung eingesetzt wird. Anstatt das gesamte Zwischenbild in einem großen, zentralisierten Speicherpuffer zu speichern, verteilt die neue Architektur den erforderlichen Speicher über die gesamte Verarbeitungspipeline selbst. Durch die sorgfältige Abstimmung des Zeitablaufs des Datenflusses und die Verwendung spezifischer Arten digitaler Filter ermöglicht das System, dass der zweite Schärfungsschritt beginnt, sobald die ersten paar Datenteile bereit sind. Das bedeutet, dass die beiden Phasen der Bildbildung gleichzeitig stattfinden können, anstatt nacheinander. Das Ergebnis ist ein Prozessor, der den ersten klaren Bildpunkt viel schneller liefert und das gesamte Bild in etwa der Hälfte der Zeit verarbeitet, ohne dass leistungsstärkere Hardware oder eine Änderung der zugrunde liegenden Mathematik erforderlich ist.

Der Kern des Problems in der traditionellen Radarverarbeitung ist die Frage, wie die Daten durch das System fließen. Wenn ein Radar ein Gebiet scannt, sammelt es ein riesiges Gitter von Zahlen, die die Stärke der zurückkehrenden Signale repräsentieren. Um ein fokussiertes Bild zu erstellen, muss der Computer eine Reihe von Berechnungen mit diesen Zahlen durchführen, speziell unter Verwendung einer Methode, die als Fast-Fourier-Transformation bezeichnet wird. In herkömmlichen FPGA-Designs schließt der Computer die Berechnung der ersten Schärfung für jede einzelne Zeile des Bildes ab und speichert all diese Ergebnisse in einem großen zweidimensionalen Speicherblock. Erst nachdem dieser gesamte Block gefüllt ist, beginnt der Computer mit dem zweiten Satz von Berechnungen. Dies erzeugt eine lange Verzögerung, da die zweite Hälfte des Prozessors leer steht, während die erste Hälfte arbeitet, um den Speicher zu füllen. Es ist ein wenig wie eine Fabrik-Montageband, bei der die erste Station ein Auto baut und es auf einem riesigen Parkplatz abstellt, und die zweite Station das Auto nicht erst dann zu lackieren beginnen kann, wenn der gesamte Parkplatz mit fertigen Fahrzeugen gefüllt ist.

Fadavis Lösung entfernt den Parkplatz vollständig. Das neue Design verwendet einen spezifischen Typ eines digitalen Prozessors, der als Radix-2 Single-Path Delay Feedback Architektur bekannt ist. In diesem Aufbau ist der Speicher, der benötigt wird, um Daten zu halten, nicht eine separate, große Speichereinheit, sondern ist direkt in die Schritte des Berechnungsprozesses integriert. Während die Daten durch den Prozessor fließen, passieren sie kleine, temporäre Haltebereiche, die Teil des Berechnungsprozesses selbst sind. Durch die Anordnung des Datenflusses so, dass der Ausgang der ersten Berechnungsstufe natürlich in den Eingang der zweiten Stufe fließt, ohne dass die Daten neu geordnet oder in einem zentralen Block gespeichert werden müssen, kann das System mit der zweiten Stufe beginnen, sobald die ersten paar Datenpunkte austreten. Dies ermöglicht es, dass sich die Bereichs- und Azimutverarbeitung überschneiden, wodurch jeder Teil der Maschine von Beginn an beschäftigt bleibt.

Die Forscher testeten diese Idee, indem sie ein vollständiges Modell des Systems bauten und es auf einem spezifischen Mittelklasse-FPGA-Chip, dem Xilien Kintex UltraScale, ausführten. Sie programmierten den Chip, um ein Standard-Radarszenario mit 512 Datenzeilen zu verarbeiten, wobei jede Zeile 1.024 Abtastwerte enthielt. Die Ergebnisse waren beeindruckend. Im traditionellen Frame-basierten Ansatz musste das System 525.824 Taktzyklen warten, bevor es den allerersten Output-Pixel produzieren konnte. Mit der neuen Streaming-Architektur sank diese Wartezeit auf nur 2.048 Taktzyklen. Darüber hinaus sank die gesamte Zeit, die für die Verarbeitung des kompletten Bildrahmens benötigt wurde, von über 1,05 Millionen Taktzyklen auf etwa 526.000 Taktzyklen. Dies stellt eine Reduzierung der gesamten Verarbeitungszeit um fast die Hälfte dar, erreicht nicht durch schnellere Einzelberechnungen, sondern durch eine Änderung der Reihenfolge, in der sie stattfinden.

Entscheidend ist, dass die Studie bestätigt, dass diese Beschleunigung nicht auf Kosten der Genauigkeit oder durch erhöhte Komplexität erfolgt. Die Forscher verifizierten, dass die durch den neuen Streaming-Chip erzeugten Bilder mathematisch identisch mit denen der traditionellen Methode waren, mit nur winzigen Unterschieden, die durch die standardmäßige Rundung von Zahlen in digitalen Computern verursacht wurden. Das Design behielt auch eine konstante Geschwindigkeit bei und produzierte einen kompleannten Datenpunkt pro Taktzyklus, sobald die initiale Pipeline gefüllt war. Während die Gesamtmenge des auf dem Chip verwendeten Speichers ähnlich war wie beim alten Design, änderte sich die Art und Weise, wie dieser Speicher genutzt wurde, grundlegend. Anstatt als passives Lager zwischen zwei separaten Aufgaben zu fungieren, wurde der Speicher zu einem aktiven Teil des kontinuierlichen Flusses, der Daten nur lange hielt, um die beiden Verarbeitungsstufen zu synchronisieren.

Diese Arbeit zeigt, dass signifikante Leistungssteigerungen in der Echtzeit-Radarbildgebung durch architektonisches Scheduling statt durch reine Rechenleistung erzielt werden können. Durch die Reorganisation der Datenbewegung innerhalb des Chips schufen die Forscher ein System, das deterministisch ist – das heißt, sein Timing ist vorhersagbar und konsistent – und hocheffizient. Die Ergebnisse legen nahe, dass zukünftige Radarsysteme Bilder mit wesentlich geringerer Latenz liefern könnten, was schnellere Entscheidungen in Anwendungen ermöglicht, in denen jede Fraktion einer Sekunde zählt. Die Studie kommt zu dem Schluss, dass dieser Streaming-Ansatz einen praktischen Weg bietet, um die langjährigen Verzögerungen in der synthetischen Apertur-Radarverarbeitung zu überwinden, und beweist, dass der effektivste Weg, einen Prozess zu beschleunigen, manchmal nicht darin besteht, härter zu arbeiten, sondern in einer anderen Reihenfolge zu arbeiten.