A Fully Streaming Low-Latency FPGA Architecture for Range-Doppler SAR Processing Using Radix-2 SDF FFT

구름과 비를 뚫고, 칠흑 같은 밤에도 지표면의 상세한 이미지를 포착할 수 있는 카메라를 상상해 보십시오. 이것이 바로 합성 개구 레이더(SAR)의 힘이며, 이 기술은 지구를 매핑하고, 재난을 모니터링하며, 자율 시스템을 안내하는 데 필수적인 기술이 되었습니다. 지면에서 반사된 가공되지 않은 무선 신호를 선명한 그림으로 바꾸기 위해서는 레인지-도플러(Range-Doppler) 알고리즘이라고 알려진 복잡한 수학적 변환을 거쳐야 합니다. 이 과정은 두 가지 주요 단계로 이루어집니다. 첫째, 레이더 빔이 향하는 방향을 따라 이미지를 선명하게 만드는 것이고, 둘째, 항공기가 비행하는 방향을 따라 이미지를 선명하게 만드는 것입니다. 수십 년 동안 이 작업을 수행하는 컴퓨터 칩을 만드는 표준적인 방법은 첫 번째 단계에서 전체 이미지가 완전히 형성될 때까지 기다린 후 두 번째 단계를 시작하는 것이었습니다. 이 방식은 관리하기는 쉽지만 상당한 병목 현상을 초래합니다. 즉, 기계가 다음 단계의 작업을 시작하기 위해 거대한 데이터 블록이 저장되고 정리되기를 기다리며 유휴 상태로 머물게 되는 것입니다.

아바스 파다비(Abbas Fadavi)라는 연구자는 이 작업의 조직 방식을 바꾸어 대기 시간을 완전히 제거하는 새로운 방법을 제안했습니다. 2026년 8월에 발표된 연구에서, 파다비는 고속 신호 처리에 자주 사용되는 재구성 가능한 컴퓨터 칩의 일종인 필드 프로그래머블 게이트 어레이(FPGA)에 대한 새로운 설계를 설명합니다. 새로운 아키텍처는 필요한 저장 공간을 중앙 집중식 메모리 버퍼에 두는 대신, 프로세싱 파이프라인 전체에 분산시킵니다. 데이터 흐름의 타이밍을 세심하게 조절하고 특정 유형의 디지털 필터를 사용함으로써, 이 시스템은 첫 몇 개의 데이터가 준비되는 즉시 두 번째 선명화 단계를 시작할 수 있습니다. 이는 두 단계의 이미지 형성이 순차적으로 일어나는 것이 아니라 동시에 일어날 수 있음을 의미합니다. 그 결과, 더 강력한 하드웨어나 근본적인 수학적 원리를 변경하지 않고도 첫 번째 선명한 이미지 지점을 훨씬 더 빨리 전달하고 전체 이미지를 약 절반의 시간 만에 처리하는 프로세서를 구현하게 됩니다.

전통적인 레이더 처리의 핵심 문제는 데이터가 시스템을 통해 어떻게 이동하느냐에 있습니다. 레이더가 영역을 스캔할 때, 시스템은 반사된 신호의 강도를 나타내는 방대한 숫자 격자를 수집합니다. 이미지를 초점화하기 위해 컴퓨터는 이 숫자들에 대해 일련의 계산을 수행해야 하며, 구체적으로는 고속 푸리에 변환(Fast Fourier Transform)이라 불리는 방법을 사용합니다. 기존의 FPGA 설계에서 컴퓨터는 이미지의 모든 라인에 대해 첫 번째 샤프닝 계산을 완료한 후, 그 결과들을 거대한 2차원 메모리 블록에 저장합니다. 이 전체 블록이 채워진 후에야 컴퓨터는 두 번째 계산을 시작합니다. 이는 첫 번째 부분이 메모리를 채우는 동안 두 번째 부분이 비어 있게 되므로 긴 지연을 발생시킵니다. 이는 마치 자동차 한 대를 만드는 첫 번째 스테이션이 차를 완성하여 거대한 주차장에 세워두면, 두 번째 스테이션은 주차장의 모든 차량이 다 찰 때까지 차를 도색할 수 없는 공장 조립 라인과 같습니다.

파다비의 솔루션은 이 주차장을 완전히 없애버립니다. 이 새로운 설계는 라딕스-2 싱글 패스 딜레이 피드백(radix-2 single-path delay feedback) 구조라고 알려진 특정 유형의 디지털 프로세서를 사용합니다. 이 설정에서는 데이터를 보유하는 데 필요한 메모리가 별도의 커다란 저장 장치가 아니라, 계산 파이프라인 자체의 단계 안에 직접 구축됩니다. 데이터가 프로세서를 통과할 때, 데이터는 계산 과정의 일부인 작고 일시적인 대기 영역을 통과합니다. 데이터 흐름을 조정하여 첫 번째 계산 단계의 출력이 재정렬되거나 중앙 블록에 저장될 필요 없이 자연스럽게 두 번째 단계의 입력으로 이어지도록 함으로써, 시스템은 첫 몇 개의 데이터 포인트가 나오자마자 두 번째 단계를 시작할 수 있습니다. 이를 통해 레인지 및 어지머스(azimuth) 프로세싱이 중첩될 수 있으며, 기계의 모든 부분이 처음부터 계속 작동하도록 유지합니다.

연구진은 이 아이디어를 테스트하기 위해 시스템의 완전한 모델을 구축하고, 특정 중급형 FPGA 칩인 Xilks Kintex UltraScale에서 실행했습니다. 연구진은 각 라인이 1,024개의 샘플을 포함하는 512개의 라인 데이터를 처리하는 표준 레이더 시나리오를 처리하도록 칩을 프로그래밍했습니다. 결과는 놀라웠습니다. 전통적인 프레임 기반 방식에서는 첫 번째 출력 픽셀을 생성하기 전까지 525,824 클록 사이클을 기다려야 했습니다. 새로운 스트리밍 아키텍처를 사용했을 때, 그 대기 시간은 단 2,048 클록 사이클로 줄어들었습니다. 또한, 전체 이미지 프레임을 처리하는 데 걸리는 총 시간은 105만 클록 사이클 이상에서 약 526,000 클록 사이클로 단축되었습니다. 이는 개별 계산을 더 빠르게 만든 것이 아니라, 계산이 일어나는 순서를 바꿈으로써 달성한 거의 절반에 가까운 총 처리 시간의 감소입니다.

결정적으로, 이 연구는 이러한 속도 향상이 정확도 저하나 복잡성 증가를 대가로 얻어진 것이 아님을 확인해 줍니다. 연구진은 새로운 스트리밍 칩이 생성한 이미지가 디지털 컴퓨터의 표준적인 반올림으로 인한 미세한 차이를 제외하고는 전통적인 방식이 생성한 이미지와 수학적으로 동일함을 검증했습니다. 또한 이 설계는 파이프라인이 채워진 후 매 클록 사이클마다 하나의 완전한 데이터 포인트를 생성하며 일정한 속도를 유지했습니다. 칩에서 사용되는 총 메모리 양은 기존 설계와 비슷했지만, 메모리를 사용하는 방식은 근본적으로 변했습니다. 메모리는 두 개의 별개 작업 사이의 수동적인 저장함 역할을 하는 대신, 두 프로세싱 단계를 동기화하기 위해 데이터를 적절히 보유하는 능동적인 흐름의 일부가 되었습니다.

이 연구는 실시간 레이더 이미징에서 상당한 성능 향상이 원시 계산 능력보다는 아키텍처 스케줄링을 통해 달성될 수 있음을 보여줍니다. 데이터를 칩을 통해 이동시키는 방식을 재구성함으로써, 연구진은 결정론적(deterministic)인, 즉 타이밍이 예측 가능하고 일관되며 매우 효율적인 시스템을 만들었습니다. 이 연구 결과는 미래의 레이더 시스템이 훨씬 낮은 지연 시간으로 이미지를 전달하여, 매 순간이 중요한 응용 분야에서 더 빠른 의사결정을 내릴 수 있게 해줄 것임을 시사합니다. 이 연구는 스트리밍 접근 방식이 합성 개구 레이더 처리의 오랜 지연 문제를 극복할 수 있는 실질적인 경로를 제공하며, 때로는 프로세스를 가속화하는 가장 효과적인 방법이 더 열심히 일하는 것이 아니라 다른 순서로 일하는 것임을 증명한다고 결론지었습니다.