QiMeng-ChipV-RTL: Exploiting Information Locality for IP-level Verilog Generation

数字硬件设计是每一台现代设备（从智能手机到卫星）背后隐形的架构。其核心在于一种被称为寄存器传输级（Register-Transfer Level, RTL）的设计过程，工程师在此过程中将复杂的自然语言规范转化为数千行精确的代码，用以指示计算机芯片的行为。这种转换极其困难且容易产生人为错误，需要对逻辑和语言都有深刻的理解。近年来，人工智能在自动化这一翻译过程方面展现出了潜力，大型语言模型能够根据文本描述编写代码。然而，一个显著的差距已经出现：虽然这些模型可以处理小型、简单的任务，但在面对定义现实世界工业芯片的庞大且复杂的文档时却显得力不从心。海量的信息往往会让模型不堪重负，导致它们遗漏关键细节或生成的代码无法正常运行。

一组研究人员通过一个名为 ChipV-RTL 的新框架解决了这一瓶颈，该框架从根本上改变了人工智能处理硬件代码生成的方式。研究人员发现，硬件设计具有一种被称为“信息局部性”（information locality）的自然特性，而不是要求单个模型阅读长达百页的巨型规范并一次性写出整个芯片设计。这意味着，为了编写芯片特定部分（如内存控制器或数据处理器）的代码，工程师只需要查看文档中描述该部分的特定章节即可，而不需要不断地回溯整份文档。研究人员意识到，通过将庞大的任务分解为更小、更易于管理的片段，并仅向模型输入每个片段相关的文本，就可以绕过通常困扰这些系统的混乱问题。

为了测试这一想法，该团队构建了一个模仿人类工程师协作工作的多智能体系统。该过程首先将一份冗长且详细的设计文档拆分为较小的、有组织的片段。随后，一个规划智能体（planning agent）将最终目标分解为一系列子任务，并为每个子任务分配包含必要指令的特定文档块。专门的编码智能体（coding agents）则根据每个子任务生成代码，并在专注的上下文环境中工作，以防止迷失在无关细节中。一旦所有部件都生成完毕，一个合并智能体（merging agent）会将它们缝合在一起，形成一个完整的方案。至关重要的是，该系统包含一个复杂的调试循环。如果初始设计未能通过仿真测试，系统会使用结构分析工具将错误追溯到导致错误的精确代码行以及原始文档中的特定句子。随后，它仅检索相关的相关信息来指导修正，并重复这一循环，直到设计完美运行。

当使用真实工业芯片设计的基准测试进行验证时，该方法的表现令人瞩目。在这些极具挑战性的测试中（涉及生成 CPU 核心和内存控制器等复杂组件的代码），这一新框架实现了 45% 的成功率。这比之前表现最好的方法（仅能达到约 21.6%）高出一倍多。研究人员发现，该系统不仅生成的代码更有可能正确运行，而且消耗的计算资源也显著减少。通过专注于局部信息而非全局上下文，该系统避免了在模型试图同时处理过多数据时经常出现的生成“幻影”信号或连接不匹配的问题。

这项工作表明，自动化复杂工程任务的关键可能不在于单纯地让模型变得更大或更聪明，而在于通过构建工作流使其与信息的自然组织方式相一致。研究人员证明，通过尊重硬件设计的模块化特性，他们可以将一个此前对人工智能而言过于困难的问题，转化为一个可以可靠解决的问题。该框架成功应对了功能验证所需的复杂调试循环，证明了针对性的、具备局部感知能力的方法可以弥合理论能力与高风险芯片设计领域实际应用之间的鸿沟。