QiMeng-ChipV-RTL: Exploiting Information Locality for IP-level Verilog Generation

Die digitale Hardwareentwicklung ist die unsichtbare Architektur hinter jedem modernen Gerät, von Smartphones bis hin zu Satelliten. Im Kern liegt ein Prozess namens Register-Transfer-Level-Design (RTL), bei dem Ingenieure komplexe natürliche Sprachspezifikationen in tausende Zeilen präzisen Codes übersetzen, die einem Computerchip vorschreiben, wie er sich zu verhalten hat. Diese Übersetzung ist notorisch schwierig und fehleranfällig, da sie ein tiefes Verständnis von sowohl Logik als auch Sprache erfordert. In den letzten Jahren hat künstliche Intelligenz vielversprechende Ansätze zur Automatisierung dieser Übersetzung gezeigt, wobei Large Language Models in der Lage sind, Code basierend auf Textbeschreibungen zu schreiben. Es hat sich jedoch eine signifikante Lücke aufgetandelt: Während diese Modelle kleine, einfache Aufgaben bewältigen können, stoßen sie an ihre Grenzen, wenn sie mit den massiven, komplexen Dokumenten konfrontiert werden, die reale industrielle Chips definieren. Das schiere Volumen an Informationen überfordert die Modelle oft, was dazu führt, dass sie kritische Details übersehen oder Code produzieren, der nicht funktionsfähig ist.

Ein Team von Forschern hat diesen Engpass mit einem neuen Framework namens ChipV-RTL adressiert, welches die Art und Weise, wie künstliche Intelligenz die Generierung von Hardware-Code angeht, grundlegend verändert. Anstatt ein einzelnes Modell zu bitten, eine massive, hundertseitige Spezifikation zu lesen und ein gesamtes Chipdesign in einem Durchgang zu schreiben, entdeckten die Forscher, dass Hardware-Designs eine natürliche Eigenschaft besitzen, die als „Informationslokalität“ bezeichnet wird. Dies bedeutet, dass ein Ingenieur, um den Code für einen bestimmten Teil eines Chips, wie etwa einen Speichercontroller oder einen Datenprozessor, zu schreiben, nur den spezifischen Abschnitt des Dokuments betrachten muss, der diesen Teil beschreibt. Er muss nicht ständig auf das gesamte Dokument zurückgreifen. Die Forscher erkannten, dass sie die massive Aufgabe in kleinere, handhabbare Stücke zerlegen und dem Modell nur den relevanten Text für jedes Stück zuführen konnten, um die Verwirrung zu umgehen, die solchen Systemen normalerweise zusetzt.

Um diese Idee zu testen, entwickelte das Team ein Multi-Agenten-System, das ein Team menschlicher Ingenieure imitiert, die zusammenarbeiten. Der Prozess beginnt damit, ein langes, detailliertes Designdokument in kleinere, organisierte Fragmente aufzuspalten. Ein Planungs-Agent bricht das Endziel dann in eine Serie von Teilaufgaben auf und weist jeder davon einen spezifischen Abschnitt des Dokuments zu, der die notwendigen Anweisungen enthält. Spezialisierte Coding-Agenten generieren daraufhin den Code für jede Teilaufgabe, wobei sie mit einem fokussierten Kontext arbeiten, der verhindert, dass sie sich in irrelevanten Details verlieren. Sobald alle Teile generiert wurden, fügt ein Merging-Agent sie zu einem vollständigen Design zusammen. Entscheidend ist, dass das System eine anspruchsvolle Debugging-Schleife enthält. Falls das initiale Design einen Simulationstest nicht besteht, nutzt das System ein strukturelles Analysewerkzeug, um den Fehler exakt auf die Codezeile und den spezifischen Satz im ursprünglichen Dokument zurückzuverfolgen, der ihn verursacht hat. Es ruft dann nur diese relevante Information ab, um die Korrektur zu leiten, und wiederholt diesen Zyklus, bis das Design perfekt funktioniert.

Die Ergebnisse dieses Ansatzes waren beeindruckend, als er gegen einen Benchmark realer industrieller Chipdesigns getestet wurde. In diesen anspruchsvollen Tests, die die Generierung von Code für komplexe Komponenten wie CPU-Kerne und Speichercontroller beinhalteten, erreichte das neue Framework eine Erfolgsquote von 45 Prozent. Dies war mehr als doppelt so hoch wie die Leistung der bisher besten Methoden, die lediglich etwa 21,6 Prozent erreichten. Die Forscher fanden heraus, dass das System nicht nur Code produzierte, der mit höherer Wahrscheinlichkeit korrekt funktionierte, sondern dies auch mit signifikant weniger Rechenressourcen tat. Indem es sich auf lokale Informationen statt auf den gesamten globalen Kontext konzentrierte, vermied das System die häufigen Fallstricke wie das Erzeugen von „Phantom-Signalen“ oder nicht übereinstimmenden Verbindungen, die oft auftreten, wenn Modelle versuchen, zu viele Daten gleichzeitig zu verarbeiten.

Diese Arbeit legt nahe, dass der Schlüssel zur Automatisierung komplexer technischer Aufgaben nicht einfach darin besteht, Modelle größer oder intelligenter zu machen, sondern den Workflow so zu strukturieren, dass er mit der natürlichen Organisation der Informationen übereinstimmt. Die Forscher haben demonstriert, dass sie durch die Achtung der modularen Natur des Hardware-Designs ein Problem, das zuvor für künstliche Intelligenz zu schwierig war, in eines verwandeln konnten, das sie zuverlässig lösen kann. Das Framework navigierte erfolgreich durch die komplexen Debugging-Zyklen, die für die funktionale Verifizierung erforderlich sind, und bewies, dass ein gezielter, lokalitätsbewusster Ansatz die Lücke zwischen theoretischer Kapazität und praktischer Anwendung in der hochsensiblen Welt des Chip-Designs schließen kann.