QiMeng-ChipV-RTL: Exploiting Information Locality for IP-level Verilog Generation

O design de hardware digital é a arquitetura invisível por trás de cada dispositivo moderno, desde smartphones até satélites. Em seu núcleo reside um processo chamado design de Nível de Transferência de Registrador (RTL), onde engenheiros traduzem especificações complexas em linguagem natural em milhares de linhas de código preciso que dizem a um chip de computador como se comportar. Essa tradução é notoriamente difícil e propensa ao erro humano, exigindo uma compreensão profunda tanto da lógica quanto da linguagem. Nos últimos anos, a inteligência artificial tem mostrado promessa na automação dessa tradução, com grandes modelos de linguagem capazes de escrever código baseado em descrições textuais. No entanto, uma lacuna significativa surgiu: embora esses modelos consigam lidar com tarefas pequenas e simples, eles têm dificuldade quando confrontados com os documentos massivos e intrincados que definem chips industriais do mundo real. O volume absoluto de informações frequentemente sobrecarrega os modelos, fazendo com que eles percam detalhes críticos ou produzam um código que falha em funcionar.

Uma equipe de pesquisadores abordou esse gargalo com um novo framework chamado ChipV-RTL, que muda fundamentalmente a forma como a inteligência artificial aborda a geração de código de hardware. Em vez de pedir a um único modelo que leia um documento massivo de cem páginas e escreva o design de um chip inteiro de uma só vez, os pesquisadores descobriram que os designs de hardware possuem uma qualidade natural chamada "localidade de informação". Isso significa que, para escrever o código para uma parte específica de um chip, como um controlador de memória ou um processador de dados, um engenheiro só precisa olhar para a seção específica do documento que descreve essa parte. Eles não precisam consultar constantemente o documento inteiro. Os pesquisadores perceberam que, ao dividir a tarefa massiva em pedaços menores e gerenciáveis e alimentar o modelo apenas com o texto relevante para cada peça, poderiam contornar a confusão que geralmente assola esses sistemas.

Para testar essa ideia, a equipe construiu um sistema multiagente que imita uma equipe de engenheiros humanos trabalhando juntos. O processo começa pegando um documento de design longo e detalhado e dividindo-o em fragmentos menores e organizados. Um agente de planejamento então decompõe o objetivo final em uma série de subtarefas, atribuindo a cada uma delas um pedaço específico do documento que contém as instruções necessárias. Agentes de codificação especializados geram o código para cada subtarefa, trabalhando com um contexto focado que os impede de se perderem em detalhes irrelevantes. Assim que todas as peças são geradas, um agente de fusão as costura em um design completo. Crucialmente, o sistema inclui um loop de depuração sofisticado. Se o design inicial falhar em um teste de simulação, o sistema usa uma ferramenta de análise estrutural para rastrear o erro de volta à linha exata de código e à frase específica no documento original que o causou. Ele então recupera apenas essa informação relevante para guiar a correção, repetindo esse ciclo até que o design funcione perfeitamente.

Os resultados desta abordagem foram impressionantes quando testados contra um benchmark de designs de chips industriais do mundo real. Nesses testes desafiadores, que envolveram a geração de código para componentes complexos como núcleos de CPU e controladores de memória, o novo framework alcançou uma taxa de sucesso de 45 por cento. Isso foi mais do que o dobro do desempenho dos métodos anteriores, que gerenciavam apenas cerca de 21,6 por cento. Os pesquisadores descobriram que o sistema não apenas produziu código que tinha maior probabilidade de funcionar corretamente, mas também o fez com significativamente menos recursos computacionais. Ao focar em informações locais em vez de todo o contexto global, o sistema evitou as armadilias comuns de gerar sinais "fantasmagóricos" ou conexões incompatíveis que frequentemente ocorrem quando os modelos tentam processar dados demais de uma só vez.

Este trabalho sugere que a chave para automatizar tarefas de engenharia complexas pode não ser simplesmente tornar os modelos maiores ou mais inteligentes, mas sim estruturar o fluxo de trabalho para alinhar-se com a forma como a informação é naturalmente organizada. Os pesquisadores demonstraram que, ao respeitar a natureza modular do design de hardware, eles puderam transformar um problema que era anteriormente difícil demais para a inteligência artificial em um que eles pudessem resolver de forma confiável. O framework navegou com sucesso pelos intrincados ciclos de depuração necessários para a verificação funcional, provando que uma abordagem direcionada e consciente da localidade pode preencher a lacuna entre a capacidade teórica e a aplicação prática no mundo de alto risco do design de chips.