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QiMeng-ChipV-RTL: Exploiting Information Locality for IP-level Verilog Generation

本論文は、情報の局所性を活用して複雑なIPレベルのVerilog生成を管理可能なサブタスクへと分解するマルチエージェントフレームワークであるChipV-RTLを紹介するものであり、RealBenchベンチマークにおいて45.0%のパス率を達成することで、既存の最先端モデルを大幅に上回る性能を実現している。

原著者: Hanqi Lyu, Di Huang, Yaoyu Zhu, Kangcheng Liu, Bohan Dou, Chongxiao Li, Pengwei Jin, Shuyao Cheng, Rui Zhang, Zidong Du, Qi Guo, Xing Hu, Yunji Chen

公開日 2026-08-26
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原著者: Hanqi Lyu, Di Huang, Yaoyu Zhu, Kangcheng Liu, Bohan Dou, Chongxiao Li, Pengwei Jin, Shuyao Cheng, Rui Zhang, Zidong Du, Qi Guo, Xing Hu, Yunji Chen

原論文は CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/) でライセンスされています。 これは以下の論文のAI生成解説です。著者が執筆または承認したものではありません。技術的な正確性については原論文を参照してください。 免責事項の全文を読む

デジタルハードウェア設計は、スマートフォンから人工衛星に至るまで、あらゆる現代のデバイスの背後にある目に見えないアーキテクチャです。その核心には、レジスタ転送レベル(RTL)設計と呼ばれるプロセスがあり、そこではエンジニアが複雑な自然言語の仕様を、コンピュータチップの振る舞いを指示する数千行の精密なコードへと翻訳します。この翻訳作業は極めて困難であり、人的ミスが発生しやすく、論理と言語の両方に対する深い理解を必要とします。近年、人工知能は、大規模言語モデルがテキストの説明に基づいてコードを記述できることから、この翻訳を自動化する可能性を示しています。しかし、大きな隔たりが生じています。これらのモデルは小さく単純なタスクはこなせますが、現実世界の産業用チップを定義するような、膨大で複雑な文書に直面すると苦戦するのです。情報の圧倒的なボリュームによってモデルが圧倒され、重要な詳細を見落としたり、機能しないコードを生成したりすることが頻繁に起こります。

研究チームは、「ChipV-RL」と呼ばれる新しいフレームワークによってこのボトルネックに対処し、人工知能によるハードウェアコード生成へのアプローチを根本的に変えました。単一のモデルに、数百ページに及ぶ膨大な仕様書を読ませて一度にチップ設計全体を書かせるのではなく、研究者たちは、ハードウェア設計には「情報の局所性(information locality)」という自然な性質があることを発見しました。これは、メモリコントローラやデータプロセッサといったチップの特定のパーツのコードを書くために、エンジニアはその部分を説明している文書の特定のセクションだけを見ればよく、文書全体を常に参照し続ける必要はないということを意味します。研究者たちは、膨大なタスクを小さく管理可能な断片に分割し、各断片に対して関連するテキストのみをモデルに提供することで、これらのシステムを通常悩ませる混乱を回避できることに気づきました。

このアイデアをテストするために、チームは人間のエンジニアのチームが協力して働く様子を模倣したマルチエージェントシステムを構築しました。プロセスは、詳細で長い設計文書を取り込み、それを小さく整理された断片に分割することから始まります。次に、プランニング・エージェントが最終目標を一連のサブタスクに分解し、必要な指示が含まれている文書の特定のチャンクを各タスクに割り当てます。その後、特化したコーディング・エージェントが、無関係な詳細に迷い込まないよう焦点を絞ったコンテキストを用いて、各サブタスクのコードを生成します。すべてのパーツが生成されると、マージング・エージェントがそれらを一つの完全な設計へと繋ぎ合わせます。極めて重要な点として、このシステムには高度なデバッグループが含まれています。もし初期設計がシミュレーションテストに失敗した場合、システムは構造解析ツールを使用して、エラーを正確なコードの行と、原因となった元の文書の特定の文章へと遡って追跡します。そして、修正を行うために、関連する情報のみを再取得し、設計が完璧に動作するまでこのサイクルを繰り返します。

この手法の結果は、実際の産業用チップ設計のベンチマークを用いてテストした際、驚くべきものでした。CPUコアやメモリコントローラのような複雑なコンポーネントのコード生成を含むこれらの困難なテストにおいて、この新しいフレームワークは45パーセントの成功率を達成しました。これは、約21.6パーセントしか達成できなかった従来の最良の手法と比較して、2倍以上のパフォーマンスです。研究者たちは、このシステムがより正しく動作する可能性の高いコードを生成するだけでなく、大幅に少ない計算リソースでそれを行っていることも発見しました。グローバルなコンテキスト全体ではなくローカルな情報に焦点を当てることで、モデルが一度に処理しようとしすぎる際に発生しがちな、「幻」の信号や接続の不一致といった問題を回避できたのです。

この研究は、複雑なエンジニアリングタスクを自動化するための鍵は、単にモデルをより大きく、より賢くすることではなく、情報の自然な構成方法に合わせてワークフローを構造化することにあることを示唆しています。研究者たちは、ハードウェア設計のモジュール的な性質を尊重することで、これまで人工知能にとって困難すぎるとされていた問題を、確実に解決可能なものへと変えられることを証明しました。このフレームワークは、機能検証に求められる複雑なデバッグサイクルを正常にナビゲートし、ターゲットを絞った局所性を考慮したアプローチが、チップ設計というハイステークスな世界における理論的な能力と実用的な応用の間の溝を埋められることを証明しました。

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